Rabu, 02 Juni 2010



Gambar Gerbang Logika





Gambar Prosesor

PERKEMBANGAN PROCESSOR

1. Microprocessor 8008 (1972)

Pada tahun 1972 intel mengeluarkan microprocessor 8008 yang berkecepatan hitung 2 kali lipat dari MP sebelumnya. MP ini adalah mp 8 bit pertama. Mp ini juga di desain untuk mengerjakan satu pekerjaan saja.
2. Microprocessor 8080 (1974)

Pada tahun 1974 intel kembali mengeluarkan mp terbaru dengan seri 8080. Pada seri ini intel melakukan perubahan dari mp multivoltage menjadi triple voltage, teknologi yang di pakai NMOS, lebih cepat dari seri sebelumnya yang memakai teknologi PMOS. Mp ini adalah otak pertama bagi komputer yang bernama altair.Pada saat ini pengalamatan memory sudah sampai 64 kilobyte. Kecepatanya sampai 10X mp sebelumnya.



3. Microprocessor 8086 (1978)

Processor 8086 adalah cpu pertama 16 bit. Perusahan komputer IBM menggunakan processor 8086sx ini untuk komputernya karena lebih murah dari harga 8086, dan juga bisa menggunakan mainboard bekas dari processor 8080. Teknologi yang di gunakan pada processor ini juga berbeda dari seri 8080, dimana pada seri 8086 dan 8086sx intel menggunakan teknologi HMOS.
4. Microprocessor 286 (1982)

Intel 286 atau 80286 adalah sebuah processor yang pertama kali dapat mengenali dan menggunakan software yang digunakan untuk processor sebelumnya.
286 (1982) juga merupakan prosessor 16 bit.Prosessor ini mempunyai kemajuan yang relatif besar dibanding chip-chip generasi pertama.Frekuensi clock ditingkatkan, tetapi perbaikan yang utama ialah optimasi penanganan perintah.



5. Processor 80386 DX

80386 merupakan CPU 32 bit pertama.
Prosessor ini dapat mengalamati memori hingga 4 GB dan mempunyai cara pengalamatan yang lebih baik daripada 286. 386 bekerja pada kecepatan clock 16,20 dan 33 MHz. Belakangan Cyrix dan AMD membuat clones/tiruan-tiruan yang bekerja pada 40 MHz. 386 mengenalkan mode kerja baru yaitu virtual 8086 yang terbuka untuk multitasking karena CPU dapat membuat beberapa 8086 virtual di tiap lokasi memorinya sendiri-sendiri.
6. Processor 80486 DX

 80486 dikeluarkan 10 April 1989 dan bekerja dua kali lebih cepat dari pendahulunya. Hal ini dapat terjadi karena penanganan perintah-perintah x86 yang lebih cepat, lebih-lebih pada mode RISC. Pada saat yang sama kecepatan bus dinaikkan, tetapi 386DX dan 486DX merupakan chip 32 bit. Sesuatu yang baru dalam 486 ialah menjadikan satu math coprocessor/prosesor pembantu matematis.

7. Processor Cyrix 486SLC

 Cyrix dan Texas Instruments telah membuat serangkaian chip 486SLC. Chip-chip tersebut menggunakan kumpulan perintah yang sama seperti 486DX, dan bekerja secara internal 32 bit seperti DX. Tetapi secara eksternal bekerja hanya pada 16 bit (seperti 386SX). Oleh karena itu, chip-chip tersebut hanya menangani RAM 16 MB. Lagipula, hanya mempunyai cache internal 1 KB dan tidak ada mathematical co-processor. Sesungguhnya chip-chip tersebut hanya merupakan perbaikan 286/386SX.
8. Processor IBM 486SLC2

 IBM mempunyai chip 486 buatan sendiri. Serangkaian chip tersebut diberi nama LC2 dan SLC3. Yang terakhir dikenal sebagai Blue Lightning. Chip-chip ini dapat dibandingkan dengan 486SX Intel, karena tidak mempunyai mathematical coprocessor yang menjadi satu. Tetapi mempunyai cache internal 16 KB. SLC2 bekerja pada 25/50 MHz secara eksternal dan internal, sedangkan chip SLC3 bekerja pada 25/75 dan 33/100 MHz. IBM membuat chip-chip ini untuk PC mereka sendiri dengan fasilitas mereka sendiri, melesensi logiknya dari Intel.
9.Pentium Classic (P54C)

 Chip ini dikembangkan oleh Intel dan dikeluarkan pada 22 Maret 1993.
 Pentium merupakan super scalar, yang berarti prosessor ini dapat menjalankan lebih dari satu perintah tiap tik clock. Prosessor ini menangani dua perintah tiap tik, sebanding dengan dua buah 486 dalam satu chip. Terdapat perubahan yang besar dalam bus sistem : lebarnya lipat dua menjadi 64 bit dan kecepatannya meningkat menjadi 60 atau 66 MHz.
 Sejak itu, Intel memproduksi dua macam Pentium yang bekerja pada sistem bus 60 MHz (P90, P120, P150, dan P180) dan sisanya, bekerja pada 66 MHz(P100, P133,P166, dan P200).
10.AMD(Advanced Micro Devices)

 Pentium-pentium AMD seperti chip-chip yang ditawarkan oleh Intel bersaing dengan ketat. AMD menggunakan teknologi- teknologi mereka sendiri. Oleh karena itu, prosesornya bukan merupakan clone-clone. AMD mempunyai seri sebagai berikut :
 - K5, dapat disamakan dengan Pentium-pentium Classic (dengan cache L1 16 KB dan tanpa MMX).
 - K6, K6-2, dan K6-3 bersaing dengan Pentium MMX dan Pentium II.
- K7 Athlon, Agustus 1999, tidak kompatibel dengan Socket 7.
11. AMD K5

 K5 merupakan tiruan Pentium.
 K5 AMD juga ada yang PR166. Chip ini dimaksudkan untuk bersaing dengan P166 Intel. Bekerja hanya pada 116.6 MHz (1.75 x 66 MHz) secara internal. Hal ini dikarenakan cache yang dioptimasi dan perkembangan-perkembangan baru lainnya.
 Hanya ada fitur yang tidak sesuai dengan P166 yaitu dalam kerja floating-point.
 PR133 dan PR166 berharga jauh lebih murah dari jenis Pentium yang sebanding, dan prosessor ini sangat terkenal pada mesin-mesin dengan harga yang murah.





12. IDT Winchip

 IDT merupakan perusahaan yang lebih kecil yang menghasilkan CPU seperti Pentium MMX dengan harga murah. WinChip C6 pertama IDT diperkenalkan pada Mei 1997.
13. AMD K6

 K6 AMD diluncurkan 2 April 1997 . Chip ini berunjuk kerja sedikit lebih baik dari pentium MMX. Oleh karena itu termasuk dalam keluarga P6.
 Dilengkapi dengan 32+32 KB cache L1 dan MMX.
• Berisi 8.8 juta transistor.
 K6 seperti halnya K5 kompatibel dengan Pentium. Maka, dapat diletakkan di Socket 7, pada motherboard Pentium umumnya, dan ini segera membuat K6 menjadi sangat terkenal.



14. Cyrix 6×86MX (MII)

Cyrix mempunyai chip dengan unjuk kerja tinggi, berada diantara generasi ke- 5 dan ke-6. Jenis pertama didudukkan melawan chip Pentium MMX dari Intel.
 Jenis berikutnya dapat dibandingkan dengan K6. Prosessor kelompok P6 yang powerful dari Cyrix diumumkan sebagai “M2”. Diperkenalkan pada 30 Mei 1997 namanya menjadi 6×86MX. Kemudian diberi nama MII. Chip 6×86MX ini kompatibel dengan Pnetium MMX dan dipasangkan pada motherboard Socket 7 biasa, 6×86MX mempunyai 64 KB cache L1 internal. Cyrix juga memanfaatkan teknologi yang tidak ditemukan di dalam Pentium MMX.
 6X86MX secara khusus dibandingkan dengan CPU generasi ke-6 lainnya (Pentium II dan Pro dan K6) karena tidak bekerja berdasar kernel RISC. 6X86MX menjalankan perintah CISC asli seperti Pentium MMX.
 6X86MX mempunyai – seperti semua prosessor dary Cyrix – masalah yang berhubungan dengan unit FPU. Tetapi, jika hanya digunakan untuk aplikasi standart, hal ini bukan masalah. Masalah akan muncul jika memainkan game 3D. 6×86MX chip yang cukup powerful. Tetapi chip-chip ini tidak punya FPU dan MMX yang berunjuk kerja baik. Chip-chip ini tidak memasukkan teknologi 3DNow!
 Kecepatan Internal dan Eksternal 6×86MX




15. AMD K6-2

 Versi “model 8” berikutnya K6 mempunyai nama sandi “Chomper”. Prosessor ini
 pada 28 Mei 1998 dipasarkan sebagai
K6-2, dan seperti versi model 7 K6 yang asli, dibuat dengan teknologi 0.25 mikron. Chip-chip ini bekerja hanya dengan 2.2 voltage. Chip ini berhasil menjadi saingan Pentium II Intel.
 K6-2 dibuat untuk bus front side (bus sistem) pada kecepatan 100 MHz dan motherboard Super 7. AMD membuat perusahaan lain seperti Via dan Alladin, membuat chip set baru untuk motherboard Socket 7 tradisional, setelah Intel tahu 1997 menghentikan platform tersebut.
16. Pentium Pro (1995)

 Pengembangan Pentium Pro dimulai 1991, di Oregon. Diperkenalkan pada 1 November, 1995 . Pentium Pro merupakan prosessor RISC murni, dioptimasi untuk pemrosesan 32 bit pada Windows NT atau OS/2. Fitur yang baru ialah bahwa cache L2 yang menjadi satu Chip raksasa, dengan chip empat persegi panjang dan Socket-8nya. Unit CPU dan cache L2 merupakan unit yang terpisah di dalam chip ini.
17. Pentium I (1994-1996)

Intel Pentium I adalah processor generasi pertama dari processor Intel. Kecepatan clock nya adalah 60 MHz, 66 MHz, 75 MHz, 90 MHz, 100 MHz, dan 120 MHz. Tipe processor ini beredar dipasaran sekitar tahun 1994 – 1996.
18. Pentium II (1997)

Pentium processor II merupakan processor yang menggabungkan intel MMX yang dirancang secara khusus untuk mengolah data video, audio, dan grafik secara efisien. Terdapat 7,5 juta transistor terintegrasi di dalamnya sehingga dengan processor ini pengguna PC dapat mengolah berbagai data dan menggunakan internet dengan lebih baik.
 Diperkenalkan 7 Mei 1997, Pentium II mempunyai fitur- fitur :
 CPU diletakkan bersama dengan 512 KB L2 di dalam sebuah modul SECC (Single
Edge Contact Cartridge)
 • Terhubung dengan motherboard menggunakan penghubung/konektor slot one dan bus P6 GTL+.
Arsitektur Intel Pentium II sama dengan processor sebelumnya, namun banyak penambahan fitur-fitur untuk meningkatkan performa dari processor tersebut. Clockrate yang tersedia adalah 233 MHz, 266 MHz, dan 300 MHz. Processor ini memiliki soket tipe slot 242.
19. Pentium-II Celeron A : Mendocino

 Bagian yang menarik dari cartridge baru dengan 128 KB cache L2 di dalam CPU. Hal ini memberikan unjuk kerja yang sangat baik, karena cache L2 bekerja pada kecepatan CPU penuh. Celeron 300A merupakan sebuah chip dalam kartu.





20. Pentium-II Xeon

 Pada 26 Juli 1998 Intel mengenalkan cartridge Pentium II baru yang diberi nama Xeon. Ditujukan untuk server dan pemakai high-end.
 Xeon merupakan Pentium II dengan cartridge baru yang sesuai konektor baru yang disebut Slot two.
21. Pentium III – Katmai

 Maret 1999 Intel mengenalkan kumpulan MMX2 baru yang ditingkatkan untuk perintah grafis. Perintah ini disebut Katmai New Instructions (KNI) atau SSE. Perintah ini ditujukan untuk meningkatkan unjuk kerja game 3D – seperti teknologi 3DNow! AMD. Katmai memasukkan “double precision floating-point single instruction multiple data”/”floating point dengan ketelitian ganda satu perintah banyak data” (DPFS SIMD untuk singkatnya) yang bekerja dalam delapan register 128 bit.
 KNI diperkenalkan pada Pentium III 500 MHz baru. Prosessor ini sangat mirip dengan Pentium II. Menggunakan Slot 1.
22. AMD K-7 Athlon

 Processor AMD utama yang sangat menggemparkan Athlon (K7) diperkenalkan Agustus 1999.
 • Seperti pada Pentium II , yang rancangannya sepenuhnya milik AMD. Socket tersebut disebut Slot A.
• Kecepatan clock 600 MHz merupakan versi pertama.
• Cache L2 mencapai 8 MB (minimum 512 KB, tanpa tambahan TAG-RAM).
• Cache L1 128 KB.
• Berisi 22 juta transistor (Pentium III mempunyai 9.3 juta).
• Bus jenis baru
. Jenis bus sistem yang benar-benar baru, yang pada versi pertama akan bekerja pada 200 MHz. Kecepatan RAM 200
23. Xeon Pentium III Processor

 Merupakan processor yang dapat diskalakan (multiprocessor) sebanyak 2, 4, 8 atau lebih dan didesain secara khusus untuk mid-range dan server/workstations yang lebih tinggi tingkatannya.
 Processor ini memiliki fitur :
• Sesuai untuk high end workstations atau high end servers
• Kecepatan berkisar dari 500 sampai 550MHz (di tahun 1999)
• Mendukung penskalaan multiprocessor
• Memiliki processor serial number
• 32KB (16KB data /16KB instruction) nonblocking, L1 cache • 512Kbytes L2 cache
Intel Pentium III adalah processor Intel generasi ke-6 dengan arsitektur P6 dan diperkenalkan pada publik pada 26 Februari 1999. Processor ini memiliki 9,6 juta transistor. Processor ini adalah peningkatan dari Pentium II, dengan penambahan fitur-fitur baru seperti tekologi instruksi SSE (untuk mempercepat perhitungan angka-angka floating point dan perhitungan secara parallel). Frekuensi yang tersedia berkisar antara 500 MHz sampai 1,4 GHz. Processor ini memiliki soket tipe PGA 462.
24. 2000: Intel® Pentium® 4 Processor

 Processor Pentium IV merupakan produk Intel yang kecepatan prosesnya mampu menembus kecepatan hingga 3.06 GHz. Pertama kali keluar processor ini berkecepatan 1.5GHz dengan formafactor pin 423, setelah itu intel merubah formfactor processor Intel Pentium 4 menjadi pin 478 yang dimulai dari processor Intel Pentium 4 berkecepatan 1.3 GHz sampai yang terbaru yang saat ini mampu menembus kecepatannya hingga 3.4 GHz.
 Intel Pentium 4 adalah processor yang tidak kalah populer dengan pendahulunya. Kecepatan dan performa processor yang tinggi membuat Pentium 4 sebagai salah satu processor yang sangat banyak digunakan pada jamannya. Pentium 4 merupakan penyempurna dari Pentium III, dengan clock speed yang lebih tinggi, dan fitur-fitur baru seperti Hyper-threading (dapat memproses lebih dari satu perintah dalam sekali siklus) sehingga membuat Pentium 4 sangat cocok untuk aktivitas game dan desain 3 D. Generasi awal Pentium 4 memiliki kecepatan 1,4 GHz sampai 1,5 GHz. Sedangkan yang paling akhir memiliki kecepatan sampai dengan 2 GHz. Pentium 4 menggunakan soket PGA 423 dan memiliki base frequency 100 MHz, artinya kecepatan yang ada adalah kelipatan dari 100 MHz.
25. 2001: Intel® Xeon® Processor

Processor Intel Pentium 4 Xeon merupakan processor Intel Pentium 4 yang ditujukan khusus untuk berperan sebagai computer server. Processor ini memiliki jumlah pin lebih banyak dari processor Intel Pentium 4 serta dengan memory L2 cache yang lebih besar pula.
26.2001: Intel® Itanium® Processor

 Itanium adalah processor pertama berbasis 64 bit yang ditujukan bagi pemakaian pada server dan workstation serta pemakai tertentu. Processor ini sudah dibuat dengan struktur yang benar-benar berbeda dari sebelumnya yang didasarkan pada desain dan teknologi Intel’s Explicitly Parallel Instruction Computing ( EPIC ).
27. Intel® Itanium® 2 Processor : 2002

Itanium 2 adalah generasi kedua dari keluarga Itanium
28. Intel® Pentium® M Processor :2003

 Chipset 855, dan Intel® PRO/WIRELESS 2100 adalah komponen dari Intel® Centrino™. Intel Centrino dibuat untuk memenuhi kebutuhan pasar akan keberadaan sebuah komputer yang mudah dibawa kemana-mana.
29. Intel Pentium M 735/745/755 processors : 2004

 Dilengkapi dengan chipset 855 dengan fitur baru 2Mb L2 Cache 400MHz system bus dan kecocokan dengan soket processor dengan seri-seri Pentium M sebelumnya.
30.Intel E7520/E7320 Chipsets :2004

 7320/7520 dapat digunakan untuk dual processor dengan konfigurasi 800MHz FSB, DDR2 400 memory, and PCI Express peripheral interfaces.
31. Intel Pentium 4 Extreme Edition 3.73GHz : 2005

 Sebuah processor yang ditujukan untuk pasar pengguna komputer yang menginginkan sesuatu yang lebih dari komputernya, processor ini menggunakan konfigurasi 3.73GHz frequency, 1.066GHz FSB, EM64T, 2MB L2 cache, dan HyperThreading.
32. Intel Pentium D 820/830/840 : 2005

Processor berbasis 64 bit dan disebut dual core karena menggunakan 2 buah inti, dengan konfigurasi 1MB L2 cache pada tiap core, 800MHz FSB, dan bisa beroperasi pada frekuensi 2.8GHz, 3.0GHz, dan 3.2GHz. Pada processor jenis ini juga disertakan dukungan HyperThreading.
33. Intel Core 2 Quad Q6600 : 2006

Processor untuk type desktop dan digunakan pada orang yang ingin kekuatan lebih dari komputer yang ia miliki memiliki 2 buah core dengan konfigurasi 2.4GHz dengan 8MB L2 cache (sampai dengan 4MB yang dapat diakses tiap core ), 1.06GHz Front-side bus, dan thermal design power ( TDP ).
34. Intel Quad-core Xeon X3210/X3220 : 2006

Processor yang digunakan untuk tipe server dan memiliki 2 buah core dengan masing-masing memiliki konfigurasi 2.13 dan 2.4GHz, berturut-turut , dengan 8MB L2 cache ( dapat mencapai 4MB yang diakses untuk tiap core ), 1.06GHz Front-side bus, dan thermal design power.
35. Intel Dual Core
Dual Core adalah generasi baru yang berbeda dengan generasi sebelumnya. Dual Core memiliki dua processor dalam satu chip. Sehingga kecepatan dan performa dapat meningkat sampai 2 kali lipat dari sebelumnya. Dengan dua processor, maka kecepatan data yang diproses menjadi 2 kali lebih cepat dari sebelumnya. Kecepatan dari processor Dual Core bervariasi mulai dari 1,6 GHz sampai 2,1 GHz. Intel Dual Core memiliki soket tipe LGA 775.
36. Intel Core 2 Duo

Processor ini adalah penerus dari Dual Core. Hanya saja Core 2 Duo memiliki performa yang lebih tinggi dan dapat beroperasi dengan penggunaan energi yang sangat efisien. Performa Core 2 Duo tidak menurun meskipun hanya menggunakan energi yang lebih sedikit. Karena itulah Core 2 Duo sering dikatakan dengan processor hemat energi, namun memiliki kecepatan yang tinggi. Kecepatannya berkisar antara 1,8 GHz sampai 3 GHz. Intel Core 2 Duo juga memiliki soket tipe LGA 775.
37. Intel Core I3

Core i3 adalah generasi penerus dari Core 2 Duo. Core i3 sudah memiliki tingkat yang berbeda total dengan generasi sebelumnya. Intel Core i3 memiliki L2 Cache 3 MB dan 4 MB, serta mengkonsumsi daya dari 35 Watt sampai 73 Watt. Munculnya Core i3 diikuti dengan peluncuran processor Intel Core i5. Intel Core i3 memiliki soket tipe LGA 1156.
38. Intel Core I5

Intel Core i5 adalah penyempurnaan dari processor Intel Core i3. Core i5 memiliki kecepatan dan performa yang lebih unggul dari Core i3. Intel Core i5 memiliki L2 Cache 3 MB, 4 MB, dan 8 MB serta memiliki konsumsi daya mulai dari 19 Watt sampai 95 Watt. Intel Core i5 lebih hemat energi daripada pendahulunya.Processor ini memiliki soket jenis LGA 1156.
39. Intel Core I7

Core i7 adalah generasi paling baru dari processor Intel. Intel Core i7 disebut-sebut sebagai processor paling cepat didunia. Core i7 memiliki arsitektur 64-bit (begitu juga dengan pendahulunya Core 2 Duo, Core i3, dan Core i5). Core i7 memiliki L2 Cache mulai dari 4 MB sampai 12 MB dengan daya 18 Watt sampai 130 Watt. Core i7 memiliki soket tipe LGA 1156 dan LGA 1366.

SISTEM BILANGAN

I.REPRESENTASI DATA
Data-data terbagi dalam beberapa bagian :
 Data Logika (AND, OR, NOT, XOR)
 Data Numerik (bilangan real, pecahan, bilangan bulat).
 Data Bit Tunggal
 Data Alfanumerik

II.TIPE DATA
1.TIPE DASAR.
 Tipe dasar sudah dikenal dalam kehidupan sehari-hari dan banyak orang yang tidak sadar telah memakainya.
 Dalam bahasa pemrograman  bilangan logika, bilangan real, bilangan bulat, karakter dan string.

A.Bilangan Logika
 Nama tipe  bilangan logik adalah boolean
 Ranah Nilai  Bilangan logik hanya mengenal benar/true dan salah/false.
 Operasi-operasi Logika.

1. Operasi Logika AND Tabel Kebenaran AND
X Y X and Y
1 1 1
1 0 0
0 1 0
0 0 0


2. Operasi Logika OR.
Tabel kebenaran OR
X Y X or Y
1 1 1
1 0 1
0 1 1
0 0 0


3. Operasi Logika XOR.
Tabel kebenaran XOR
X Y X xor Y
1 1 0
1 0 1
0 1 1
0 0 0

4. Operasi logika NOT
Tabel Kebenaran NOT
X Not X
1 0
0 1


B. Bilangan Bulat
 Tipe ini sudah dikenal dalam kehidupan sehari-hari. Misalnya 34, 8, -17, dll.
 Nama Tipe  integer.
 Ranah Nilai Dalam Turbo Pascal tipe integer dapat direpresentasikan menjadi byte, shortint, integer, word, dan longint.
 Konstanta  47 58 -125 -8952669 475893
 Operasi  operasi aritmetika dan operasi perbandingan.
1. Operasi Aritmetika  +(tambah); mod (sisa hasil bagi); -(kurang); *(kali); div(bagi).
Contoh-contoh operasi aritmetika bilangan bulat:
10 div 3 = 3 dan 10 mod 3 = 1
2. Operasi perbandingan terhadap bilangan bulat dengan salah satu operator relasional menghasilkan nilai boolean (true atau false).
Operator  > lebih besar; < lebih kecil; = sama dengan; ≥ lebih besar atau sama dengan; ≤ lebih kecil atau sama dengan; tidak sama dengan

C. Bilangan Riil
 Bilangan riil bilangan ynag mengandung pecahan desimal [0.325, 54.25, 23.0, 2.021458E-41, dll]
 Bilangan riil juga ditulis dengan notasi E yang merupakan perpangkatan sepuluh [0.5E-2 artinya 0.5 × 10-2]
 Nama Tipe  real.
 Ranah Nilai  Turbo Pascal [real, single, double, dan extended]
 Konstanta  0.458 25.69 -4.2 -54.256E+8
 Operasi  aritmetik dan perbandingan

D.String dan Karakter
 Ranah nilai string  sederetan karakter yang sudah terdefinisi, sedangkan untuk karakter dapat dilihat pada tabel ASCII.
 Khusus untuk string mempunyai operasi penyambungan dengan operator “+” [‘es’ + ‘kelapa’ + ‘ muda’ = ‘eskelapa muda’]

III.SISTEM BILANGAN
1.Desimal
 Bilangan Desimal [0, 1, 2, 3, 4, 5, 6, 7, 8, 9]
 Bilangan 25  dua puluhan ditambah lima satuan = 25 = 2 * 10 + 5
 Sistem desimal  memiliki basis atau radix sepuluh 23 = 2 * 101 + 3 * 100
3275 = 3 * 103 + 2 * 102 + 7 * 101 + 5 * 100
 Bilangan pecahan 
456.25 = 4*102 + 5*101 + 6*100 + 2*10-1 + 5*10-2
2.Biner
 Dalam sistem biner  dua digit saja [1 dan 0]; sistem biner direpresentasikan dalam basis dua.
 Misalnya 2410 = 110002
327510 = 1011101112






 Tabel Konversi desimal ke biner
Desimal Biner
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101

3.Oktal
 Dalam notasi octal  delapan digit.
 Notasi oktal  gabungan dari notasi desimal dan notasi biner serta penyempurnaan keduanya agar mudah dalam penggunaannya. Contoh:
38 = 2410 = 110002
63038 = 327510 = 1011101112
 Tabel Konversi Desimal, Biner, Oktal
Desimal Biner Oktal
0 0000 0
1 0001 1
2 0010 2
3 0011 3
4 0100 4
5 0101 5
6 0110 6
7 0111 7
8 1000 10

4.Heksadesimal
 Digit biner  menjadi kumpulan-kumpulan 4-digit. Setiap kombinasi 4 digit biner diberi sebuah simbol, seperti  0000 = 0 1000 = 8
0001 = 1 1001 = 9
0010 = 2 1010 = A
0011 = 3 1011 = B
0100 = 4 1100 = C
0101 = 5 1101 = D
0110 = 6 1110 = E
0111 = 7 1111 = F
 Sejumlah digit heksadesimal dapat dianggaplah sebagai sesuatu yang merepresentasikan sebuat bilangan bulat (integer) dalam basis 16. Jadi,
1A16 = 116 * 161 + A16 * 160
= 110 * 161 + 1010 * 160
= 2610 = 328
 Notasi heksadesimal jauh lebih mudah untuk dikonversikan menjadi biner atau sebaliknya.
Contoh : 10001111101011002 = 1000 1111 1010 1100
8 F A C
= 8FAC16 = 3678010 = 17548

 Tabel Bilangan Biner , Bilangan Desimal dan Bilangan Oktal serta Heksadesimal
Biner Desimal Oktal Heksa
00000 0 0 0
00001 1 1 1
00010 2 2 2
00011 3 3 3
00100 4 4 4
00101 5 5 5
00110 6 6 6
00111 7 7 7
01000 8 10 8
01001 9 11 9
01010 10 12 A
01011 11 13 B
01100 12 14 C
01101 13 15 D
01110 14 16 E
01111 15 17 F
10000 16 20 10
10001 17 21 11
10010 18 22 12
10011 19 23 13
10100 20 24 14
10101 21 25 15
10111 22 26 16
11000 23 27 17
11001 24 30 18
11010 25 31 19
11011 26 32 1A

IV.KONVERSI SISTEM BILANGAN
1.Konversi Dari Sistem Bilangan Desimal
1.1.Konversi Desimal ke Biner
 Metode yang paling banyak digunakan  metode sisa ( remainder method ).Contoh, untuk mengubah 5210 menjadi bilangan biner :
52/2 = 26 sisa 0, sebagai LSB( Least Significant Bit )
26/2 = 13 sisa 0
13/2 = 6 sisa 1
6 /2 = 3 sisa 0
3/2 = 1 sisa 1
1/2 = 0 sisa 1, sebagai MSB( Most Significant Bit )
sehingga 5210  1101002
 Cara lain  menjumlahkan bilangan-bilangan pangkat dua yang jumlahnya sama dengan bilangan desimal yang akan dikonversikan. Contoh konversi bilangan 5410 ke bilangan biner :
20 = 1 1
22 = 4 100
23 = 8 1000
25 = 35 100000 +
101101
 Bila bilangan desimal yang akan dikonversikan berupa pecahan  bilangan tersebut harus dipecah menjadi dua bagian. Contoh bilangan desimal 125,4375 dipecah menjadi 125 dan 0,4375.
125/2 = 62 sisa 1
62/2 = 31 sisa 0
31/2 = 15 sisa 1
15/2 = 7 sisa 1
7/2 = 3 sisa 1
3/2 = 1 sisa 1
1/2 = 0 sisa 1
Bilangan desimal 125  1111101.
Kemudian bilangan yang pecahan dikonversikan:
0,4375 * 2 = 0,875
0,875 * 2 = 1,75
0,75 * 2 = 1,5
0,5 * 2 = 1
hasil konversi 0,0111
Maka hasil konversi 125,4375 ke bilangan biner:
125 = 1111101
0,4375 = 0,0111 +
125,4375 = 11111,0111

1.2.Konversi Desimal ke Oktal
 Teknik pembagian yang berurutan dapat digunakan untuk mengubah bilangan desimal menjadi oktal. Contoh : 581910  oktal:
5819/8 = 727 sisa 3, LSB
727/8 = 90 sisa 7
90/8 = 11 sisa 2
11/8 = 1 sisa 3
1/8 = 0 sisa 1, MSB
Sehingga 581910 = 132738
1.3.Konversi Desimal ke Hexadesimal
 Dengan remainder method [pembaginya basis dari bilangan hexadesimal :16]. 340910  hexadesimal:
3409/16 = 213 sisa 1 = 1, LSB
213/16 = 13 sisa 5 = 5
13/16 = 0 sisa 13 = 0, MSB
jadi, 340910 = 05116

2.Konversi dari Sistem Bilangan Biner
2.1.Konversi Biner ke Desimal
 Bilangan biner dikonversikan kebilangan desimal  mengalikan masing-masing bit dalam bilangan dengan posisi valuenya sebagai contoh :
10110110 = 1*25 + 0*24 + 1*23 + 1*22 + 0*21 + 1*20
= 1*32 + 0*16 + 1*8 + 1*4 + 0*2 + 1*1
= 32 + 0 + 8 + 4 + 0 + 1
= 18210
 Bentuk pecahan biner  1111101,0111 dapat dikonversikan :
1111101,0111 = 1*26 + 1*25 + 1*24 + 1*23 + 1*22 + 0*21 + 1*20 + 0*2-1 + 1*2-2 + 1*2-3 + 1*2-4
= 64+32+16+8+4+0+1+ 0.25 + 0.125 + 0.0625
= 125,437510
Sehingga 1111101,01112 = 125,437510

2.2.Konversi Biner ke Oktal
 Konversi dapat dilakukan dengan mengkonversikan tiap-tiap tiga buah digit biner, dimulai dari digit yang paling kanan. Contoh : 111100110012 dikelompokkan menjadi 11 110 011 001 
112 = 38, MSB
1102 = 68
0112 = 38
0012 = 18, LSB
Jadi bilangan biner 111100110012 = 36318

2.3.Konversi Biner ke Hexadesimal
 Konversi dapat dilakukan dengan mengkonversi tiap-tiap empat buah digit biner, diawalai dari digit yang paling kanan. Contoh : 01001111010111102 dikelompokkan menjadi 0100 1111 1010 1110  0100 = 416, MSB
1111 = F16
0101 = 516
1110 = E16, LSB
Maka, bilangan 01001111010111102 = 4F5E16

3.Konversi dari Sistem Bilangan Oktal
3.1.Konversi Bilangan Oktal ke Desimal
 Bilangan oktal dapat dikonversikan ke bilangan desimal dengan mengalikan masing-masing bit dalam bilangan dengan position valuenya. Contoh : 3248 dikonversi kebilangan desimal :
3248 = 3 * 82 + 2 * 81 + 4 * 80
= 3 * 64 + 2 * 8 + 4 * 1
= 192 + 16 + 4
= 21210
 Apabila bilangan oktal yang akan dikonversikan itu memiliki koma  Contoh : mengkonversi bilangan 521,58 ke desimal :
521 = 5 * 82 + 2 * 81 + 1 * 80
= 320 + 64 + 1
= 337
sedangkan pecahannya  0.5 = 5 * 8-1 = 0.625
Sehingga, 521,58 = 337.62510

3.2.Konversi Oktal ke Biner
 Konversi dari bilangan oktal ke biner dapat dilakukan dengan mengkonversikan masing-masing digit oktal ke tiga digit biner, dan masing-masing digit okatl diubah ke biner secara terpisah kemudian diurutkan dari MSB ke LSB. Contoh : 35278  ke biner :
3 = 0112, MSB
58 = 1012
28 = 0102
78 = 1112, LSB
Sehingga, 35278 = 0111010101112.
 Konversi bilangan oktal yang berkoma  75,638 :
@ 758 @ 638
78 = 1112 68 = 1102
58 = 1012 38 = 0112
Sehingga, 75,638 = 111101,1100112

3.3.Konversi Oktal ke Heksadesimal
 Ada dua tahapan :
a.Rubah bilangan oktal ke bilangan biner, kemudian
b.Rubah bilangan biner ke bilangn heksadesimal
Contoh : 25378 dikonversi keheksadesimal 
• Konversi terlebih dahulu kebilangan biner
28 = 0102
58 = 1012
38 = 0112
78 = 1112
• Dari bilangan biner dikonversi ke bilangan heksadesimal
01012 = 516
01012 = 516
11112 = F16
Maka bilangan oktal 25378 = 55F16

4.Konversi dari Sistem Bilangan Heksadesimal
4.1.Konversi Heksadesimal ke Desimal
 Contoh : B6A 
B6A16 = 11 * 162 + 6 * 161 + 10 * 160
= 11 * 256 + 6 * 16 + 10 * 1
= 2816 + 96 + 10
= 292210
Tabel hubungan nilai heksadesimal diposisi tertentu dengan nilai desimal
Posisi 4 Posisi 3 Posisi 2 Posisi 1
Hexa Desimal Hexa Desimal Hexa Desimal Hexa Desimal
0 0 0 0 0 0 0 0
1 4096 1 256 1 16 1 1
2 8192 2 512 2 32 2 2
3 12288 3 768 3 48 3 3
4 16384 4 1024 4 64 4 4
5 21480 5 1280 5 80 5 5
6 24576 6 1536 6 96 6 6
7 28672 7 1792 7 112 7 7
8 32768 8 2048 8 128 8 8
9 36864 9 2304 9 144 9 9
A 40960 A 2560 A 160 A 10
B 45056 B 2816 B 176 B 11
C 49152 C 3072 C 192 C 12
D 53248 D 3728 D 288 D 13
E 57344 E 3584 E 224 E 14
F 61440 F 3840 F 240 F 15
Contoh 17E16 = 256 + 112 + 14 = 38210

 Bila bilangan heksadesimal yang akan dikonversikan berupa pecahan : Contoh : 9B,05 dikonversikan ke desimal 
9B,0516 = 9*161 + 11*160 + 0*16-1 + 5*16-1 = 9*16 + 11*1 + 0*0.625 + 5*0.004
= 144 + 11 + 0 + 0,02
= 155,0210



4.2.Konversi Heksadesimal ke Biner
 Contoh : 2A5C16 dikonversi ke biner
216 = 00102, MSB
A16 = 10102
516 = 01012
C16 = 110016, LSB
Sehingga 2A5C16 = 00101010010111002

4.3.Konversi Heksadesimal ke Oktal
 Contoh : 55F16 dikonversi ke desimal 
• Rubah terlebih dahulu ke biner
516 = 01012
5 16 = 01012
F16 = 11112
• Dari bilangan biner baru dikonversikan ke oktal
0102 = 28
1012 = 38
1112 = 78
Maka 55F16 = 25378

V.OPERASI BILANGAN DESIMAL DAN HEKSADESIMAL
1.BILANGAN DESIMAL
 Bentuk nilai suatu bilangan desimal dapat berupa integer desimal (bulat) atau pecahan desimal, misalnya nilai 8598 yang dapat diartikan :
absolute value
position value
8 * 103 = 8000
5 * 102 = 5000
9 * 101 = 90
8 * 100 = 8 +
8598
 Absolute value  nilai mutlak dari masing-masing digit bilangan.
 Position value  penimbang atau bobot dari masing-masing digit tergantung dari letak posisinya, yaitu bernilai basis dipangkatkan dengan urutan posisinya.
 8598 =(8*1000) + (5*100) + (9*10) + (8*1).
 Pecahan desimal  nilai desimal yang mengandung nilai pecahan di belakang koma.
 183,75 =(1*102=100)+(8*101 =80)+(3*100 =3)+(7*10-1=0.7)
+(5*10-2=0.05)
 Integer desimal maupun pecahan desimal dapat ditulis kedalam bentuk eksponential. Setiap nilai desimal yang bukan nol dapat ditulis dalam bentuk eksponential standar, yaitu ditulis dengan eksponent dan matissa.

matissa
eksponen
12,34 = 0,1234 * 102 matissa
eksponen
0,01234 = 0,1234 * 10-1

2.BILANGAN HEKSADESIMAL
 Bilangan Heksadesimal menggunakan 16 simbol yang terdiri dari simbol 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 0, A, B, C, D, dan F.

2.1. OPERASI BILANGAN HEKSADESIMAL
2.1.1. PERTAMBAHAN BILANGAN HEKSADESIMAL
 langkah-langkah:
a. Tambahkan masing-masing kolom secara desimal.
b. Rubah dari hasil desimal ke heksadesimal
c. Tuliskan hasil dari digit paling kanan dari hasil heksadesimal.
d. Kalau hasil pertambahan tiap-tiap kolom terdiri dari 2 digit, maka digit yang paling kiri merupakan carry of untuk pertambahan kolom selanjutnya.
 Pertambahan Heksadesimal dapat juga dilakukan dengan bantuan tabel sebagai berikut :

0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 1 2 3 4 5 6 7 8 9 A B C D E F
1 2 3 4 5 6 7 8 9 A B C D E F 10
2 4 5 6 7 8 9 A B C D E F 10 11
3 6 7 8 9 A B C D E F 10 11 12
4 8 9 A B C D E F 10 11 12 13
5 A B C D E F 10 11 12 13 14
6 C D E F 10 11 12 13 14 15
7 E F 10 11 12 13 14 15 16
8 10 11 12 13 14 15 16 17
9 12 13 14 15 16 17 18
A 14 15 16 17 18 19
B 16 17 18 19 1A
C 18 19 1A 1B
D 1A 1B 1C
E 1C 1D
F 1E
 Dengan menggunakan tabel diatas  CBA + 627 :
CBA
627 +


2.1.2.PENGURANGAN HEKSADESIMAL
 Pengurangan Heksadesimal dapat dilakukan secara sama dengan pengurangan bilangan desimal.
 Atau dapat juga dilakukan dengan menggunakan tabel pertambahan digit heksadesimal sebagai berikut :
12E1
627
CBA

1116 – 716 = A16
E16 – 216 – 116 = B16
1216 – 616 = C16

2.1.3.PERKALIAN HEKSADESIMAL
 Perkalian heksadesimal dapat dilakukan secara sama dengan perkalian desimal dengan langkah-langkah sebagai berikut :
a. Kalikan masing-masing kolom secara desimal.
b. Rubah dari hasil desimal ke oktal.
c. Tuliskan hasil dari digit paling kanan dari hasil oktal.
d. Kalau hasil perkalian tiap-tiap kolom terdiri dari 2 digit, maka digit paling kiri merupakan carry of untuk ditambahkan pada hasil perkalian kolom selanjutnya.
Contoh :
Perkalian heksadesimal dapat juga dilakukan dengan bantuan tabel sebagai berikut :
0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 1 2 3 4 5 6 7 8 9 A B C D E F
2 4 6 8 A C E 10 12 14 16 18 1A 1C 1E
3 9 C F 12 15 18 1B 1E 21 24 27 2A 2D
4 10 14 18 1C 20 24 28 2C 30 34 38 3C
5 19 1E 23 28 2D 32 37 3C 41 46 4B
6 24 2A 30 36 3C 42 48 4E 54 5A
7 31 38 3F 46 4D 54 5B 62 69
8 40 48 50 58 60 68 70 78









0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
9 51 5A 63 6C 75 7E 87
A 64 6E 78 82 8C 96
B 79 84 8F 9 A5
C 90 9C 8 B4
D A9 B6 C3
E C4 D2
F E1

2.1.4.PEMBAGIAN HEKSADESIMAL
Pembagian heksadesimal dapat dilakukan dengan cara pembagian desimal.
VI.OPERASI TERHADAP SISTEM BILANGAN KHUSUS BINER DAN OKTAL
1.Operasi Sistem Bilangan Biner
1.1.Penjumlahan Bilangan Biner
 Penjumlahan bilangan biner dapat dilakukan dengan langkah-langkah sebagai berikut :
1 1 0 0 1
1 1 0 1 1 +

 Pada komputer operasi aritmatika yang dilakuakn di ALU, diselesaikan dengan switch elektronik.
 Switch elektronik  yang membentuk gerbang AND, OR dan NOT.
 Pertambahan dari dua digit biner dilakukan oleh elemen di ALU yang disebut Half-Adder yang fungsinya adalah menambahkan dua buah digit biner dengan hasil pertambahan dan sebuah carry of. Hubungan dari half-adder yang ditulis dengan logika Aljabar boolean sebagai berikut :
S = (X AND NOT Y) OR (NOT X AND Y)
C = X AND Y
Untuk :
S  Hasil pertambahan (SUM) 2 binary digit X dan Y
C  Carry of dari hasil pertambahan

Tabel hubungan dari Half Adder bila digunakan binary digit 0 dan 1
INPUT OUTPUT
X Y S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1




X Y S=(X AND NOT Y)OR(NOT X AND Y) C=X AND Y
0 0 S=(0 AND 1) OR (1 AND 0)= 0 C=0 AND 0= 0
0 1 S=(0 AND 0) OR (1 AND 1)= 1 C=0 AND 1= 0
1 0 S=(1 AND 1) OR (0 AND 0)= 1 C=1 AND 0= 0
1 1 S=(1 AND 0) OR (0 AND 1)= 0 C=1 AND 1= 1

1.2.Pengurangan Biner
1 1 0 1 1
1 0 0 1 -

1.3.Perkalian Biner
1 1 1 0
1 1 1 *


1.4.Pembagian Biner

2.OPERASI SISTEM BILANGAN OKTAL
2.1.PERTAMBAHAN OKTAL
 Pertambahan bilangan oktal dapat dilakukan secara sama dengan pertambahan pada bilangan desimal, dengan langkah-langkah sebagai berikut :
a. Tambahkan masing-masing kolom secara desimal.
b. Ubah hasil penjumlahan desimal tersebut ke dalam bentuk oktal.
c. Tuliskan hasil dari digit yang paling kanan dari hasil oktal.
d. Apabila hasil pertambahan pada tiap-tiap kolom terdiri dari dua digit, maka digit yang paling kiri merupakan carry of untuk pertambahan kolom selanjutnya.
Contoh :
Desimal Oktal
21 25
87 + 127 +
108 154
Perubahan oktal juga dapat dilakukan dengan tabel sebagai berikut :
0 1 2 3 4 5 6 7
0 0 1 2 3 4 5 6 7
1 - 2 3 4 5 6 7 10
2 - - 4 5 6 7 10 11
3 - - - 6 7 10 11 12
4 - - - - 10 11 12 13
5 - - - - - 12 13 14
6 - - - - - - 14 15
7 - - - - - - - 16

Dengan menggunakan tabel tersebut pertambahan bilangan oktal 25 dengan 127 dapat dilakukan sebagai berikut :
25
127 +
14 (5+7=14)
4 (2+2=4)
1 + (0+1=1)
154

2.2.PENGURANGAN OKTAL
contoh pengurangan bilangan oktal :
Desimal Oktal
108 154
87 - 124 -
21 25

2.3.PERKALIAN OKTAL
 Seperti pada operasi aritmatik sistem bilangan sebelumnya, perkalian bilangan oktal juga dapat dilakukan dengan perkalian bilangan desimal, dengan langkah-langkah sebagai berikut :
a. Kalikan masing-masing kolom secara desimal.
b. Ubahlah hasil perkalian desimal tersebut ke dalam bentuk bilangan oktal.
c. Tuliskan hasil konversi dimulai dari digit yang paling kanan.
d. Kalau hasil perkalian tiap-tiap kolom terdiri dari 2 digit, maka digit yang berada pada posisi yang paling kiri merupakan carry of untuk kemudian ditambahkan pada hasil kolom selanjutnya.
Contoh :
Desimal Oktal
14 16
12 * 14 *
28 70
14 + 16 +
168 250
Perkalian oktal juga dilakukan dengan bantuan tabel perkalian digit oktal sebagai berikut
0 1 2 3 4 5 6 7
0 0 0 0 0 0 0 0 0
1 1 2 3 4 5 6 7
2 4 6 10 12 14 16
3 11 14 17 22 25
4 20 24 30 34
5 31 36 43
6 44 52
7 61
Dengan menggunakan tabel tersebut, perkalian bilangan oktal 16 dengan 14 dapat dilakukan sebagai berikut :
16
14 *
30 (4*6=30)
4 (4*1=4)
6 (1*6=6)
1 + (1*6=6) nb : dengan basis 8
250

2.4.Pembagian Oktal
 contoh :
250 : 14 = 1, sisa 110
110 : 14 = 6, sisa 0

EVOLUSI ABAD INFORMASI DAN SEJARAH KOMPUTER

EVOLUSI ABAD INFORMASI DAN SEJARAH KOMPUTER

I. EVOLUSI ABAD INFORMASI
A.ASPEK ABAD PERTANIAN
Periode < 1800
Pekerja Petani
Perpaduan Manusia & tanah
Peralatan Tangan
B.ASPEK ABAD INDUSTRI
Periode 1800 – 1957
Pekerja Pegawai pabrik
Perpaduan Manusia & mesin
Peralatan Mesin
C.ASPEK ABAD INFORMASI
Periode 1957 – sekarang
Pekerja Pekerja terdidik
Perpaduan Manusia & manusia
Peralatan Teknologi Informasi

D.MASYARAKAT INFORMASI
 suatu masyarakat dimana lebih banyak orang bekerja dalam bidang penanganan informasi dari pada bidang pertanian dan industri.

E.KARAKTERISTIK ABAD INFORMASI
 Munculnya masyarakat berbasis informasi
 Bisnis tergantung pada TI
 Adanya transformasi proses kerja
 Re-engineers proses bisnis yang konvensional
 Keberhasilannya bergantung pada efektivitas pemanfaatannya.
 TI melekat pada banyak produk & pelayanan

F.DEFINISI TEKNOLOGI INFORMASI
Teknologi Informasi  suatu istilah yang menunjukkan berbagai macam hal dan kemampuan yang digunakan dalam pembentukan, penyimpanan, dan penyebaran informasi.
TI mencakup :
o Komputer
o Jaringan Komunikasi
o Consumer Electronics
o ‘Know-How’


F.1. KOMPUTER
Komputer  suatu sistem elektronik yang dapat di-program (di-instruksi) untuk menerima, memproses, menyimpan dan menyajikan data dan informasi

SEJARAH SINGKAT KOMPUTER
A. sejarah perkembangan komputer dari tahun sebelum masehi antara lain :
• Tahun 3000 SM, bilangan mulai dipakai.
• Tahun 2600 SM,  dikembangakan suatu alat bantu untuk menghitung yaitu “ABACUS”.
• Tahun 1642  BLAISE PASCAL berhasil membuat alat hitung mekanik yang dapat melaksanakan penambahan dan pengurangan sampai bilangan terdiri dari 6 angka.
• Tahun 1694  GOTFRIED WILHELM LEIBITZ berhasil menemukan mesin yang dapat mengendalikan.
• Tahun 1812  CHARLES BABBAGE mengembangkan alat  melakukan proses perkalian panjang secara otomatis  LEIBNITZ.
• Tahun 1890  HOLLERITH mengembangkan alat  mempercepat penghitungan sensus di Amerika  dengan menggunakan kartu berlubang.
• Tahun 1944  HOWARD AIKAN berhasil membuat komputer elektronik mekanik yang diberi nama MARK I.
• Tahun 1945  2 orang ahli yang bernama JOHN W. WAUCHLR dan J PRESPER ECKERT JR  ENIAC (Electrial Integrator and Calculator).

B.Sejarah / Generasi Komputer dengan Teknologi yang Berubah
• Generasi Pertama :
1. Mesin-mesin berbaris valve yang didasarkan pada prinsip desain von Neumann.
2. Volume 15000 kaki persegi.
3. meliputi : Electronic delay Stroge Automatic Computer (EDCAS), Electronic Discrete Variable Automatic Computer (EDVAC), Automatik Computer Engine (ACE), Lyones Electronic Office (LEO), UNIVAC-1.
• Generasi Kedua
1. Menggunakan transistor.
2. Biaya pembuatan dan pengoprasian lebih murah.
3. Peningkatkan reliabilitas dan power pemrosesan.
4. IBM Seri 7000.
• Generasi Ketiga
1. Menggunakan IC.
2. IBM 360 series ICL 1900 Series, DEC PDP-8.

• Generasi Selanjutnya / Modern
1. Berdasarkan kemajuan teknologi IC.
2. Pada LSI memiliki lebih dari 1000 transistor di keping IC tunggal.
3. Pada VLSI memiliki lebih dari 10.000 transistor di keping IC tunggal.
4. dst.

JENIS KOMPUTER MENURUT UKURANNYA
 Microcontrollers
 Microcomputers (Personal Computer = PC), contoh : Desktop Computers, Notebook computers dan Laptop computers, Palmtop computers, Pen-Based computers, Personal Digital Asistant (PDA), Electronic Organizers
 Minicomputers, contoh: AS/400
 Mainframes, contoh: ES/9000
 Supercomputers, contoh: Cray 3

F.2. JARINGAN KOMUNIKASI
Komunikasi mencakup pengiriman dan penerimaan data dan informasi melalui jaringan komunikasi.
Jaringan Komunikasi adalah inter-koneksi dari berbagai lokasi melalui suatu medium yang memungkinkan orang dapat mengirim dan menerima data dan informasi.
Komunikasi Data adalah transmisi data dan informasi melalui suatu medium komunikasi.

F.3. CONSUMER ELECTRONICS
 peralatan elektronik yang digunakan untuk memenuhi kebutuhan dan keinginan manusia. Contoh: Televisi, Camcorder, HP, dll.

F.4. PEMAHAMAN PEMANFAATAN TI (‘KNOW-HOW’)
‘Know-How’ diartikan sebagi mengerti dan paham bagaimana mengerjakan sesuatu dengan baik, dalam hal ini kemampuan menggunakan kecanggihan TI untuk memecahkan masalah dan memanfaatkan peluang yang diciptakannya. ‘Know-How’ mencakup :
 Familiar dengan peralatan-peralatan TI
 Punya skil dalam menggunakan peralatan-peralatan TI.
 Mengerti kapan menggunakan TI untuk memecahkan masalah atau memanfaatkan peluang.
RANGKAIAN GERBANG LOGIKA
KOMBINASIONAL
Rangkaian Gerbang Logika
SEKUENSIAL
• RANGKAIAN LOGIKA KOMBINASIONAL :
Outputnya bergantung pada keadaan nilai input pada saat itu saja.
Piranti : Rangkaian gerbang OR -AND -NOT, decoder, adder,
subtractor dan multiplexer.


FULL ADDER (2-bit)
Simbol logika :
Carry in/Cin S
Input A FA Output
B Co
Rangkaian Logika :
HalfAdderABCoBAHalfAdderABCoCoCi
MASUKAN KELUARAN
Cin A B JML (S) Bawaan Keluar (Co)
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1


• RANGKAIAN LOGIKA SEKUENSIAL
Outputnya tidak hanya bergantung pada nilai input saat itu, tetapi
juga input-input sebelumnya (karakteristik memori).
Piranti : Flip-flop, register, dan counter.
Berdasarkan waktu sinyal, dibedakan menjadi :
• Rangkaian sekuensial sinkron
Operasinya disinkronkan dengan pulsa waktu yang dihasilkan oleh
pembangkit pulsa yang merupakan masukan bagi rangkaian.
Keluaran akan berubah hanya setiap adanya masukan pulsa
waktu, meskipun inputnya tidak berubah.
• Rangkaian sekuensial asinkron:
Operasinya hanya bergantung pada input, dan dapat dipengaruhi
setiap waktu.
Flip-flop (FF) : perangkat bistabil, hanya dapat berada pada salah satu
statusnya saja, jika input tidak ada, FF tetap mempertahankan
statusnya. Maka FF dapat berfungsi sebagai memori 1-bit.
JENIS -JENIS FLIP-FLOP
1. FF-RS (dirangkai dari NAND gate)
Simbol Logika : Rangkaian logika :
SRQQ'SQRQ’
AktifLow
Tabel Kebenaran :
MODE OPERASI
MASUKAN KELUARAN
S R Q Q’
Larangan 0 0 1 1
SET 0 1 1 0
RESET 1 0 0 1
TETAP 1 1 tidak berubah


2. FF – RS berdetak
Dengan adanya detak akan membuat FF-RS bekerja sinkron atau
aktif HIGH.
Simbol logika : Rangkaian logika :
SQRQ’
S
R
Q
CkCk
Q’
Tabel Kebenaran :
MASUKAN KELUARAN
MODE OPERASI Ck S
0
R Q Q’
Reset
Tetap
0 1
0
0 1
tidak berubah
Set 1 0 1 0
Terlarang 1 1 1 1
3. FLIP-FLOP D
Sebuah masalah yang terjadi pada Flip-flop RS adalah saat
keadaan R = 1, S = 1 harus dihindarkan. Satu cara untuk
mengatasinya adalah dengan mengizinkan hanya sebuah input saja.
FF-D mampu mengatasi masalah tersebut.
Simbol Logika : Tabel Kebenaran :
DQCkQ’
D Q
0 0
1 1


Rangkaian logika :
DQ'QClock
Dari gambar rangkaian gerbang FF_D di atas, maka simbol logika
FF-D yang dirangkai dari FF_RS menjadi
RQSDataDetakCkQ’
4. FLIP-FLOP JK
Implementasi gate/rangkaian gerbang FF-JK dan simbol logikanya
adalah seperti gambar berikut :
KQ'QClockJJQKCkQ’
Tabel Kebenaran FF-JK :
Mode Operasi

MasukanKeluaran

CKJ KQ Q’
Tetap . 0
Reset . 0
Set . 1
Togel . 1
0 tidak berubah
10 1
01 0
1 kondisi berlawanan
C. REGISTER
Fungsi : sebagai memori sementara untuk penggeseran data ke kiri
atau ke kanan. Dibangun dari kumpulan flip-flop, banyaknya flip-flop
menentukan panjang register dan juga panjang kata biner yang dapat
disimpan di dalam register.
. REGISTERSERI:
. REGISTER PARALEL :

Gambar Gerbang Logika


GERBANG LOGIKA

GERBANG LOGIKA

Gerbang logika atau gerbang logik adalah suatu entitas dalam elektronika dan matematika Boolean yang mengubah satu atau beberapa masukan logik menjadi sebuah sinyal keluaran logik. Gerbang logika terutama diimplementasikan secara elektronis menggunakan dioda atau transistor, akan tetapi dapat pula dibangun menggunakan susunan komponen-komponen yang memanfaatkan sifat-sifat elektromagnetik (relay), cairan, optik dan bahkan mekanik

DASAR GL

Dalam matematika dan ilmu komputer, Aljabar Boolean adalah struktur aljabar yang "mencakup intisari" operasi logika AND, OR dan NOR dan juga teori himpunan untuk operasi union, interseksi dan komplemen.
Penamaan Aljabar Boolean sendiri berasal dari nama seorang matematikawan asal Inggris, bernama George Boole. Dialah yang pertama kali mendefinisikan istilah itu sebagai bagian dari sistem logika pada pertengahan abad ke-19.

Selasa, 01 Juni 2010

RISC,CISC, DAN PROSESOR SUPERSCALAR

Kata Pengantar
Kebutuhan akan ilmu tentang elektronika sangatlah dibutuhkan di era sekarang ini, tidak
terkecuali pelajar,mahasiswa,businessman,maupun ibu rumah tangga. Di jaman serba teknologi sekarang
ini telah mengubah sendi kehidupan manusia, dimana manusia sekarang menyebutnya sebagai era
modern. Tak dapat dihindarkan berbagai teknologi canggih pun telah diciptakan guna mempermudah
pekerjaan manusia, menambah ilmu pengetahuan, atau hanya sekedar hiburan belaka. Dan semuanya itu
telah di lengkapai dengan berbagai fasilitas dari vendor yang memegang teknologi tersebut, dengan
berbagai iklan tentang murahnya biaya pemakaian hingga kemampuan untuk dapat di akses dimanapun.
Akibatnya, badai teknologi inipun juga menunutu para produsen untuk lebih berlomba-lomba
dengan bentukan produsen lain, apalagi kalau bukan untuk merebut pasar, demikian ditinjau dari segi
ekonomi kemasyarakatan, namun jauh dasi sisi itu yaitu dari sisi teknologi sendiri memungkinkan
berkembangnya piranti pendukung teknologi yang juga arusnya disadari atau tidak semakin cepat pula.
Tak terkecuali komputer yang disinyalir sebagai piranti paling penting, kompeten dan strategis dalam
kemajuan dunia teknologi informasi seperti era sekarang ini.
Dalam makalah ini, saya sebagai penulis menyajikan beberapa ulasan singkat tentang beberapa
piranti dalam komputer . Meskipun hanya ulasan singkat, tapi saya berharap makalah ini bias bermanfaat
bagi pembaca blog saya, dan para netter semua. Dan mohon postingnya jangan lupa.Trims.

BAB I

PENDAHULUHAN
1.1 Latar Belakang

Terdapat dua prosesor yang saat ini telah kita kenal, yaitu RISC (Reduce Instruction Set Komputer)
dan CISC (Complex Instruction Set Computer). Prosesor CISC memiliki instruksi-instruksi kompleks
untuk memudahkan penulisan program bahasa assembly, sedangkan prosesor RISC memiliki
instruksi-instruksi sederhana yang dapat dieksekusi dengan cepat untuk menyederhanakan
implementasi rangkaian kontrol internal prosesor. Karenanya, prosesor RISC dapat dibuat dalam
luasan keping semikonduktor yang relatif lebih sempit dengan jumlah komponen yang lebih sedikit
dibanding prosesor CISC. Perbedaan orientasi di antara kedua prosesor ini menyebabkan adanya
perbedaan sistem secara keseluruhan, termasuk juga perancangan kompilatornya. Sedangkan prosesor
Superscalar umumnya menggunakan beberapa unit fungsional, menciptakan jalur paralel di mana
berbagai instruksi yang berbeda dapat dieksekusi secara paralel. Dengan pengaturan tersebut, maka
dimungkinkan untuk memulai eksekusi beberapa instruksi secara paralel tiap siklus detak. Tentu saja,
eksekusi paralel harus mempertahankan kebenaran logikan program, sehingga hasil yang diperoleh
harus sama dengan hasil dari eksekusi secara serial

BAB II
ISI

2.1 Pengertian
2.1.1 CISC (Complex Instructions Set Computer) , RISC (Reduce Instructions Set Computer)
dan Superscalar
CISC adalah singkatan dari Complex Intruction Set Computer dimana prosesor tersebut
memiliki set instruksi yang kompleks dan lengkap. CISC sendiri adalah salah satu bentuk arsitektur yang
menjalani beberapa instruksi dengan tingkat yang rendah. Misalnya intruksi tingakt rendah tersebut
adalah operasi aritmetika, penyimpanan-pengambilan dari memory dll.
CISC memang memiliki instruksi yang complex dan memang dirasa berpengaruh pada
kinerjanya yang lebih lambat. CISC menawarkan set intruksi yang powerful, kuat, tangguh, maka tak
heran jika CISC memang hanya mengenal bahasa asembly yang sebenarnya ia tujukan bagi para
programmer. Oleh karena itu ,CISC hanya memerlukan sedikit instruksi untuk berjalan.
Sistem mikrokontroler selalu terdiri dari perangkat keras (hardware) dan perangkat
lunak (software). Perangkat lunak ini merupakan deretan perintah atau instruksi yang dijalankan oleh
prosesor secara sekuensial. Instruksi itu sendiri sebenarnya adalah bit-bit logik 1 atau 0 (biner) yang ada
di memori program. Angka-angka biner ini jika lebarnya 8 bit disebut byte dan jika 16 bit disebut word.
Deretan logik biner inilah yang dibaca oleh prosesor sebagai perintah atau instruksi. Supaya lebih
singkat, angka biner itu biasanya direpresentasikan dengan bilangan hexa (HEX). Tetapi bagi manusia,
menulis program dengan angka biner atau hexa sungguh merepotkan. Sehingga dibuatlah bahasa
assembler yang direpresentasikan dengan penyingkatan kata-kata yang cukup dimengerti oleh
manusia.
Bahasa assembler ini biasanya diambil dari bahasa Inggris dan presentasinya itu disebut
dengan Mnemonic. Masing-masing pabrik mikroprosesor melengkapi chip buatannya dengan
set instruksi yang akan dipakai untuk membuat program.
Biner Hexa Mnemonic
10110110 B6 LDAA ...
10010111 97 STAA ...
01001010 4A DECA ...
10001010 8A ORAA ...
00100110 26 BNE ...
00000001 01 NOP...
01111110 7E JMP ...
Jadi sebenarnya Tujuan utama dari arsitektur CISC adalah melaksanakan suatu perintah
cukup dengan beberapa baris bahasa mesin sedikit mungkin. Hal ini bisa tercapai dengan cara membuat
perangkat keras prosesor mampu memahami dan menjalankan beberapa rangkaian operasi. Untuk
tujuan contoh kita kali ini, sebuah prosesor CISC sudah dilengkapi dengan sebuah instruksi khusus, yang
kita beri nama MULT. Saat dijalankan, instruksi akan membaca dua nilai dan menyimpannya ke 2
register yag berbeda, melakukan perkalian operan di unit eksekusi dan kemudian mengambalikan lagi
hasilnya ke register yang benar. Jadi instruksi-nya cukup satu saja
Sedangkan RISC adalah singkatan dari Reduced Instruction Set Computer yang artinya
prosesor tersebut memiliki set instruksi program yang lebih sedikit. Karena perbedaan keduanya ada
pada kata set instruksi yang kompleks atau sederhana (reduced). RISC lahir pada pertengahan 1980,
kelahirannya ini dilator belakangi untuK CISC. Perbedaan mencolok dari kelahiran RISC ini adalah tidak
ditemui pada dirinya instruksi assembly atau yang dikenal dengan bahasa mesin sedangkan itu banyak
sekali di jumpai di CISC.
Konsep arsitektur RISC banyak menerapkan proses eksekusi pipeline.
Meskipun jumlah perintah tunggal yang diperlukan untuk melakukan pekerjaan yang diberikan mungkin
lebih besar, eksekusi secara pipeline memerlukan waktu yang lebih singkat daripada waktu untuk
melakukan pekerjaan yang sama dengan menggunakan perintah yang lebih rumit.
Mesin RISC memerlukan memori yang lebih besar untuk mengakomodasi program yang lebih besar.
IBM 801 adalah prosesor komersial pertama yang menggunakan pendekatan RISC.
Lebih lanjut untuk memahami RISC, diawali dengan tinjauan singkat tentang karakteristik eksekusi
instruksi.
Aspek komputasi yang ditinjau dalam merancang mesin RISC adalah sbb.:
>>Operasi-operasi yang dilakukan:
Hal ini menentukan fungsi-fungsi yang akan dilakukan oleh CPU dan interaksinya dengan memori.
>> Operand-operand yang digunakan:
Jenis-jenis operand dan frekuensi pemakaiannya akan menentukan organisasi memori untuk
menyimpannya dan mode pengalamatan untuk mengaksesnya.
>> Pengurutan eksekusi:
Hal ini akan menentukan kontrol dan organisasi pipeline.
Salah satu jenis dari arsitektur, dimana superscalar adalah sebuah uniprocessor yang
dapat mengeksekusi dua atau lebih operasi scalar dalm bentuk paralel. Merupakan salah satu
rancangan untuk meningkatkan kecepatan CPU. Kebanyakan dari komputer saat ini menggunakan
mekanisme superscalar ini. Standar pipeline yang digunakan adalah untuk pengolahan bilangan
matematika integer (bilangan bulat, bilangan yang tidak memiliki pecahan), kebanyakan CPU juga
memiliki kemampuan untuk pengolahan untuk data floating point (bilangan berkoma). Pipeline yang
mengolah integer dapat juga digunakan untuk mengolah data bertipe floating point ini, namun untuk
aplikasi tertentu, terutama untuk aplikasi keperluan ilmiah CPU yang memiliki kemampuan pengolahan
floating point dapat meningkatkan kecepatan prosesnya secara dramatis.
Peristiwa menarik yang bisa dilakukan dengan metoda superscalar ini adalah dalam hal
memperkirakan pencabangan instruksi (brach prediction) serta perkiraan eksekusi perintah
(speculative execution). Peristiwa ini sangat menguntungkan buat program yang membutuhkan
pencabangan dari kelompok intruksi yang dijalankankannya.
Program yang terdiri dari kelompok perintah bercabang ini sering digunakan dalam
pemrograman. Contohnya dalam menentukan aktifitas yang dilakukan oleh suatu sistem berdasarkan
umur seseorang yang sedang diolahnya, katakanlah jika umur yang bersangkutan lebih dari 18 tahun,
maka akan diberlakukan instruksi yang berhubungan dengan umur tersebut, anggaplah seseorang
tersebut dianggap telah dewasa, sedangkan untuk kondisi lainnya dianggap belum dewasa. Tentu
perlakuannya akan dibedakan sesuai dengan sistem yang sedang dijalankan.
Lalu apa yang dilakukan oleh CPU untuk hal ini? Komputer akan membandingkan nilai
umur data yang diperolehnya dengan 18 tahun sehingga komputer dapat menentukan langkah dan
sikap yang harus diambilnya berdasarkan hasil perbandingan tersebut. Sikap yang diambil tentu akan
diambil berdasarkan pencabangan yang ada.
Pada CPU yang mendukung perintah pencabangan ini, CPU membutuhkan lumayan
banyak clock cycle, mengingat CPU menempatkan semuanya pada pipeline dan menemukan perintah
berikutnya yang akan dieksekusinya. Sirkuit untuk branch prediction melakukan pekerjaan ini bekerja
sama dengan pipeline, yang dilakukan sebelum proses di ALU dilaksanakan, dan memperkirakan hasil
dari pencabangan tersebut.
Jika CPU berfikir bahwa branch akan menuju suatu cabang, biasanya berdasarkan
pekerjaan sebelumnya, maka perintah berikutnya sudah dipersiapkan untuk dieksekusi berikut datadatanya,
bahkan dengan adanya pipeline ini, bila tidak diperlukan suatu referensi dari instruksi terakhir,
maka bisa dilaksanakan dengan segera, karena data dan instruksi yang dibutuhkan telah dipersiapkan
sebelumnya..
Dalam hal speculative execution, artinya CPU akan menggunakan melakukan
perhitungan pada pipeline yang berbeda berdasarkan kemungkinan yang diperkirakan oleh komputer.
Jika kemungkinan yang dilakukan oleh komputer tepat, maka hasilnya sudah bisa diambil langsung dan
tinggal melanjutkan perintah berikutnya, sedangkan jika kemungkinan yang diperkirakan oleh
komputer tidak tepat, maka akan dilaksanakan kemungkinan lain sesuai dengan logika instruksi
tersebut.
Teknik yang digunakan untuk pipeline dan superscalar ini bisa melaksanakan branch
prediction dan speculative execution tentunya membutuhkan ekstra transistor yang tidak sedikit untuk
hal tersebut.
Sebagai perbandingan, komputer yang membangkitkan pemrosesan pada PC pertama
yang dikeluarkan oleh IBM pada mesin 8088 memiliki sekitar 29.000 transistor. Sedangkan pada mesin
Pentium III, dengan teknologi superscalar dan superpipeline, mendukung branch prediction,
speculative execution serta berbagai kemampuan lainnya memiliki sekitar 7,5 juta transistor. Beberapa
CPU terkini lainnya seperti HP 8500 memiliki sekitar 140 juta transistor.
2.2 Perbedaan karakteristik CISC dan RISC serta SUPERSCALAR
CISC dan RISC perbedaannya tidak signifikan jika hanya dilihat dari terminologi set
instruksinya yang kompleks atau tidak (reduced). Lebih dari itu, RISC dan CISC berbeda dalam filosofi
arsitekturnya. Filosofi arsitektur CISC adalah memindahkan kerumitan software ke dalam hardware.
Teknologi pembuatan IC saat ini memungkinkan untuk menamam ribuan bahkan jutaan transistor di
dalam satu dice. Bermacam-macam instruksi yang mendekati bahasa pemrogram tingkat tinggi dapat
dibuat dengan tujuan untuk memudahkan programmer membuat programnya. Beberapa prosesor CISC
umumnya memiliki microcode berupa firmware internal di dalam chip-nya yang berguna untuk
menterjemahkan instruksi makro. Mekanisme ini bisa memperlambat eksekusi instruksi, namun efektif
untuk membuat instruksi-instruksi yang kompleks. Untuk aplikasi-aplikasi tertentu yang membutuhkan
singlechip komputer, prosesor CISC bisa menjadi pilihan.
Karakteristik CISC versus RISC
Rancangan RISC dapat memperoleh keuntungan dengan mengambil sejumlah feature CISC
dan Rancangan CISC dapat memperoleh keuntungan dengan mengambil sejumlah feature RISC.
Hasilnya adalah bahwa sejumlah rancangan RISC yang terbaru, yang dikenal sebagai
PowerPC, tidak lagi “murni” RISC dan rancangan CISC yang terbaru, yang dikenal sebagai
Pentium, memiliki beberapa karakteristik RISC.
Ciri-ciri RISC:
Instruksi berukuran tunggal
Ukuran yang umum adalah 4 byte.
Jumlah mode pengalamatan data yang sedikit, biasanya kurang dari lima buah.
Tidak terdapat pengalamatan tak langsung.
Tidak terdapat operasi yang menggabungkan operasi load/store dengan operasi aritmetika
(misalnya, penambahan dari memori, penambahan ke memori).
Sebaliknya, filosofi arsitektur RISC adalah arsitektur prosesor yang tidak rumit dengan
membatasi jumlah instruksi hanya pada instruksi dasar yang diperlukan saja. Kerumitan membuat
program dalam bahasa mesin diatasi dengan membuat bahasa program tingkat tinggi dan compiler yang
sesuai. Karena tidak rumit, teorinya mikroprosesor RISC adalah mikroprosesor yang low-cost dalam arti
yang sebenarnya. Namun demikian, kelebihan ruang pada prosesor RISC dimanfaatkan untuk membuat
sistem-sistem tambahan yang ada pada prosesor modern saat ini. Banyak prosesor RISC yang di dalam
chip-nya dilengkapi dengan sistem superscalar, pipelining, caches memory, register-register dan
sebagainya, yang tujuannya untuk membuat prosesor itu menjadi semakin cepat.
Sudah sering kita mendengar debat yang cukup menarik antara komputer personal IBM
dan kompatibelnya yang berlabel Intel Inside dengan komputer Apple yang berlabel PowerPC. Perbedaan
utama antara kedua komputer itu ada pada tipe prosesor yang digunakannya. Prosesor PowerPC dari
Motorola yang menjadi otak utama komputer Apple Macintosh dipercaya sebagai prosesor RISC,
sedangkan Pentium buatan Intel diyakini sebagai prosesor CISC. Kenyataannya komputer personal yang
berbasis Intel Pentium saat ini adalah komputer personal yang paling banyak populasinya. Tetapi tidak
bisa pungkiri juga bahwa komputer yang berbasis RISC seperti Macintosh, SUN adalah komputer yang
handal dengan sistem pipelining, superscalar, operasi floating point dan sebagainya.
Tersedia dari peningkatan kinerja superscalar teknik dibatasi oleh dua bidang utama:
• Tingkat dari hakiki paralel dalam instruksi streaming, yakni terbatasnya jumlah instruksi level
parallelism, dan
• Kompleksitas waktu dan biaya yang terkait memberangkatkan dan ketergantungan memeriksa logika.
Binari yang ada telah dijalankan program tahap hakiki paralel. Dalam beberapa kasus
petunjuk tidak tergantung pada satu sama lain dan dapat dijalankan secara bersamaan. Dalam kasus lain
mereka yang antar-tergantung: satu instruksi dampak baik sumber daya atau hasil lainnya. Petunjuk yang
= b + c; d = e + f dapat berjalan secara bersamaan karena tidak ada yang bergantung pada hasil
perhitungan lain. Namun, petunjuk yang = b + c; d = a + f mungkin tidak akan runnable secara paralel,
tergantung pada urutan petunjuk yang lengkap saat mereka bergerak melalui unit.
Bila jumlah yang dikeluarkan secara simultan petunjuk meningkat, biaya memeriksa
dependensi meningkat sangat pesat. Hal ini diperparah oleh kebutuhan untuk memeriksa dependensi di
waktu dan menjalankan di CPU jam menilai. Ini termasuk biaya tambahan gerbang logika diperlukan
untuk melaksanakan pemeriksaan, dan waktu tunda yang melalui pintu. Penelitian menunjukkan pintu
gerbang biaya dalam beberapa kasus dapat NK pintu, dan biaya keterlambatan k2logn, dimana n adalah
jumlah instruksi pada prosesor's set instruksi, dan k adalah jumlah bersamaan menurunkan petunjuk.
Dalam matematika, ini disebut sebagai combinatoric masalah melibatkan permutations.
Meski mungkin berisi instruksi streaming tidak antar-instruksi dependensi, superscalar
CPU yang sebenarnya harus memeriksa bahwa kemungkinan, karena tidak ada jaminan lain dan
kegagalan untuk mendeteksi suatu dependensi akan menghasilkan hasil yang salah.
Tidak peduli bagaimana lanjutan proses yang semikonduktor atau cara cepat kecepatan
yang berpindah, ini tempat yang praktis membatasi berapa petunjuk dapat menurunkan secara bersamaan.
Meskipun proses kemajuan akan mengijinkan pernah lebih besar jumlah unit fungsional (misalnya,
ALUs), beban instruksi memeriksa dependensi sehingga tumbuh pesat yang dicapai superscalar dispatch
batas relatif kecil. - Kemungkinan pada urutan lima hingga enam secara bersamaan menurunkan petunjuk.
Namun akhirnya tak terhingga cepat memeriksa ketergantungan pada logika
konvensional yang lain superscalar CPU, jika instruksi streaming itu sendiri memiliki banyak dependensi,
ini juga akan membatasi speedup mungkin. Dengan demikian tingkat hakiki paralel dalam kode streaming
bentuk kedua keterbatasan.

BAB III
PENUTUP

Diantara kelebihan dan kekurangan dari arsitektur RISC dan arsitektur CISC sampai
sekarang masih menjadi sebuah perdebatan. Ada juga teknologi yang menggabungkan kedua arsitektur
tersebut, contohnya : Prosesor Intel dan AMD yang dijual secara komersil sekarang adalah
pengembangan dari prosesor x86 yang menggunakan basis prosesor CISC. Lucunya, instruksi set yang
didukung oleh kedua prosesor tersebut menggunakan instruksi RISC yang lebih efisien dalam menangani
data.

DAFTAR PUSTAKA

>>http://www.electroniclab.com/index.php?option=com_content&view=article&id=30:cisc-vsrisc&
catid=9:labmikro&Itemid=11
>>http://www.total.or.id/info.php?kk=Superscalar
>>file:///H:/arkom/Perbandingan%20RISC%20dan%20CISC.htm
>>file:///H:/arkom/i_yha_%20Processor%20Superscalar.htm

CISC (Complex Instructions Set Computer) , RISC (Reduce Instructions Set Computer) dan Superscala

r
CISC adalah singkatan dari Complex Intruction Set Computer dimana prosesor tersebut
memiliki set instruksi yang kompleks dan lengkap. CISC sendiri adalah salah satu bentuk arsitektur yang
menjalani beberapa instruksi dengan tingkat yang rendah. Misalnya intruksi tingakt rendah tersebut
adalah operasi aritmetika, penyimpanan-pengambilan dari memory dll.
CISC memang memiliki instruksi yang complex dan memang dirasa berpengaruh pada
kinerjanya yang lebih lambat. CISC menawarkan set intruksi yang powerful, kuat, tangguh, maka tak
heran jika CISC memang hanya mengenal bahasa asembly yang sebenarnya ia tujukan bagi para
programmer. Oleh karena itu ,CISC hanya memerlukan sedikit instruksi untuk berjalan.
Sistem mikrokontroler selalu terdiri dari perangkat keras (hardware) dan perangkat
lunak (software). Perangkat lunak ini merupakan deretan perintah atau instruksi yang dijalankan oleh
prosesor secara sekuensial. Instruksi itu sendiri sebenarnya adalah bit-bit logik 1 atau 0 (biner) yang ada
di memori program. Angka-angka biner ini jika lebarnya 8 bit disebut byte dan jika 16 bit disebut word.
Deretan logik biner inilah yang dibaca oleh prosesor sebagai perintah atau instruksi. Supaya lebih
singkat, angka biner itu biasanya direpresentasikan dengan bilangan hexa (HEX). Tetapi bagi manusia,
menulis program dengan angka biner atau hexa sungguh merepotkan. Sehingga dibuatlah bahasa
assembler yang direpresentasikan dengan penyingkatan kata-kata yang cukup dimengerti oleh
manusia.
Bahasa assembler ini biasanya diambil dari bahasa Inggris dan presentasinya itu disebut
dengan Mnemonic. Masing-masing pabrik mikroprosesor melengkapi chip buatannya dengan
set instruksi yang akan dipakai untuk membuat program.
Biner Hexa Mnemonic
10110110 B6 LDAA ...
10010111 97 STAA ...
01001010 4A DECA ...
10001010 8A ORAA ...
00100110 26 BNE ...
00000001 01 NOP...
01111110 7E JMP ...
Jadi sebenarnya Tujuan utama dari arsitektur CISC adalah melaksanakan suatu perintah
cukup dengan beberapa baris bahasa mesin sedikit mungkin. Hal ini bisa tercapai dengan cara membuat
perangkat keras prosesor mampu memahami dan menjalankan beberapa rangkaian operasi. Untuk
tujuan contoh kita kali ini, sebuah prosesor CISC sudah dilengkapi dengan sebuah instruksi khusus, yang
kita beri nama MULT. Saat dijalankan, instruksi akan membaca dua nilai dan menyimpannya ke 2
register yag berbeda, melakukan perkalian operan di unit eksekusi dan kemudian mengambalikan lagi
hasilnya ke register yang benar. Jadi instruksi-nya cukup satu saja
Sedangkan RISC adalah singkatan dari Reduced Instruction Set Computer yang artinya
prosesor tersebut memiliki set instruksi program yang lebih sedikit. Karena perbedaan keduanya ada
pada kata set instruksi yang kompleks atau sederhana (reduced). RISC lahir pada pertengahan 1980,
kelahirannya ini dilator belakangi untuK CISC. Perbedaan mencolok dari kelahiran RISC ini adalah tidak
ditemui pada dirinya instruksi assembly atau yang dikenal dengan bahasa mesin sedangkan itu banyak
sekali di jumpai di CISC.
Konsep arsitektur RISC banyak menerapkan proses eksekusi pipeline.
Meskipun jumlah perintah tunggal yang diperlukan untuk melakukan pekerjaan yang diberikan mungkin
lebih besar, eksekusi secara pipeline memerlukan waktu yang lebih singkat daripada waktu untuk
melakukan pekerjaan yang sama dengan menggunakan perintah yang lebih rumit. Mesin RISC
memerlukan memori yang lebih besar untuk mengakomodasi program yang lebih besar.
IBM 801 adalah prosesor komersial pertama yang menggunakan pendekatan RISC.
Lebih lanjut untuk memahami RISC, diawali dengan tinjauan singkat tentang karakteristik eksekusi
instruksi.
Aspek komputasi yang ditinjau dalam merancang mesin RISC adalah sbb.:
>>Operasi-operasi yang dilakukan:
Hal ini menentukan fungsi-fungsi yang akan dilakukan oleh CPU dan interaksinya dengan memori.
>> Operand-operand yang digunakan:
Jenis-jenis operand dan frekuensi pemakaiannya akan menentukan organisasi memori untuk
menyimpannya dan mode pengalamatan untuk mengaksesnya.
>> Pengurutan eksekusi:
Hal ini akan menentukan kontrol dan organisasi pipeline.
Gambar 1. Perbedaan blok diagram CISC Vs RISC
Superscalar adalah arsitektur prosessor yang memungkinkan eksekusi yang bersamaan
(parallel) dari instruksi yang banyak pada tahap pipeline yang sama sebaik tahap pipeline yang lain.
Prosesor superscalar mampu menjalankan 2 atau lebih operasi scalar dalam bentuk paralel. Superscalar
mampu menjalankan Instruction Level Parallelism (berupa ; arithmetic, pembacaan/penyimpanan,
conditional branch) dengan satu prosesor. Superscalar dapat diaplikasikan di RISC dan CISC, tapi pada
umumnya RISC. Seperti pada gambar di bawah ini, prosesor superscalar mampu menjalankan 2 operasi
secara bersama - sama. Sebagai perbandingan, kita bandingkan dengan base machine. Dimana base
machine hanya mampu menjalankan satu operasi dalam waktu yang sama. Sehingga dapat kita lihat
bahwa dengan superscalar, proses mampu berjalan lebih cepat.
Gambar 2. Superscalar vs Base Machine
Alasan munculnya prosesor superscalar ini adalah karena sebagian besar operasi -
operasi sebelumnya masih menggunakan besaran/nilai skalar. Operasi ini memungkinkan peningkatan
kinerja sistem hingga level tertentu.
Organisasi Prosesor Superscalar secara umum adalah sebagai berikut
Gambar 3. Blok Diagram
Proses yang dilakukan oleh Prosesor Superscalar:
 Proses fetch dari beberapa instruksi secara bersamaan.
 Logika untuk menentukan ketergantungan sebenarnya yang meliputi nilai register.
 Mekanisme untuk mengkomunikasikan nilai tersebut.
 Mekanisme untuk menginisialisasi instruksi paralel.
 Tersedianya sumber untuk eksekusi paralel dari beberapa instruksi.
 Mekanisme processing instruksi dengan urutan yg sesuai.
Beberapa Prosesor yang memakai sistem superscalar:
 GENERASI 5 Pentium Classic (P54C): Chip ini dikembangkan oleh Intel dan
dikeluarkan pada 22 Maret 1993. Prosessor Pentium merupakan super scalar, yang berarti
prosessor ini dapat menjalankan lebih dari satu perintah tiap tik clock. Prosessor ini
menangani dua perintah tiap tik, sebanding dengan dua buah 486 dalam satu chip.
Terdapat perubahan yang besar dalam bus sistem : lebarnya lipat dua menjadi 64 bit dan
kecepatannya meningkat menjadi 60 atau 66 MHz. Sejak itu, Intel memproduksi dua
macam Pentium yang bekerja pada sistem bus 60 MHz (P90, P120, P150, dan P180) dan
sisanya, bekerja pada 66 MHz(P100, P133,P166, dan P200).
 Pentium Pro, keluar tahun 1995. Kemajuannya pada peningkatan organisasi superscalar
untuk proses paralel, ditemukan sistem prediksi cabang, analisa aliran data dan sistem
cache memori yang makin canggih.
 1997: Intel meluncurkan teknologi prosesor 64-bit Epic. Ia juga memperkenalkan MMX
Pentium untuk aplikasi prosesor sinyal digital, yang juga mencakup grafik, audio, dan
pemrosesansuara.
 1998: Intel memperkenalkan prosesor Celeron di bulan April
 1999: VIA mengakuisisi Cyrix Corp. dan Centaur Technology, pembuat prosesor x86 dan x87 coprocessor.
 2000: Debut Pentium 4 dengan 42 juta transistor.
 2003: AMD memperkenalkan x86-64, versi 64-bit dari x86 instruction set.
 2004: AMD mendemonstrasikan x86 dual-core processor chip.
 2005: Intel menjual prosesor Dual-Core pertamanya.
 2006: Dell Inc. mengumumkan akan menawarkan system prosesor berbasis AMD.
 2006: Intel Memperkenalkan prosesor core 2 duo di bulan juli.
 2007: Intel memperkenalkan prosesor core 2 quad di bulan januari.
Perbedaan karakteristik CISC dan RISC serta SUPERSCALAR
CISC dan RISC perbedaannya tidak signifikan jika hanya dilihat dari terminologi set
instruksinya yang kompleks atau tidak (reduced). Lebih dari itu, RISC dan CISC berbeda dalam filosofi
arsitekturnya. Filosofi arsitektur CISC adalah memindahkan kerumitan software ke dalam hardware.
Teknologi pembuatan IC saat ini memungkinkan untuk menamam ribuan bahkan jutaan transistor di
dalam satu dice. Bermacam-macam instruksi yang mendekati bahasa pemrogram tingkat tinggi dapat
dibuat dengan tujuan untuk memudahkan programmer membuat programnya. Beberapa prosesor CISC
umumnya memiliki microcode berupa firmware internal di dalam chip-nya yang berguna untuk
menterjemahkan instruksi makro. Mekanisme ini bisa memperlambat eksekusi instruksi, namun efektif
untuk membuat instruksi-instruksi yang kompleks. Untuk aplikasi-aplikasi tertentu yang membutuhkan
singlechip komputer, prosesor CISC bisa menjadi pilihan.
Karakteristik CISC versus RISC
Rancangan RISC dapat memperoleh keuntungan dengan mengambil sejumlah feature CISC
dan Rancangan CISC dapat memperoleh keuntungan dengan mengambil sejumlah feature RISC.
Hasilnya adalah bahwa sejumlah rancangan RISC yang terbaru, yang dikenal sebagai
PowerPC, tidak lagi “murni” RISC dan rancangan CISC yang terbaru, yang dikenal sebagai
Pentium, memiliki beberapa karakteristik RISC.
Ciri-ciri RISC:
Instruksi berukuran tunggal
Ukuran yang umum adalah 4 byte.
Jumlah mode pengalamatan data yang sedikit, biasanya kurang dari lima buah.
Tidak terdapat pengalamatan tak langsung.
Tidak terdapat operasi yang menggabungkan operasi load/store dengan operasi aritmetika
(misalnya, penambahan dari memori, penambahan ke memori).
Sebaliknya, filosofi arsitektur RISC adalah arsitektur prosesor yang tidak rumit dengan
membatasi jumlah instruksi hanya pada instruksi dasar yang diperlukan saja. Kerumitan membuat
program dalam bahasa mesin diatasi dengan membuat bahasa program tingkat tinggi dan compiler yang
sesuai. Karena tidak rumit, teorinya mikroprosesor RISC adalah mikroprosesor yang low-cost dalam arti
yang sebenarnya. Namun demikian, kelebihan ruang pada prosesor RISC dimanfaatkan untuk membuat
sistem-sistem tambahan yang ada pada prosesor modern saat ini. Banyak prosesor RISC yang di dalam
chip-nya dilengkapi dengan sistem superscalar, pipelining, caches memory, register-register dan
sebagainya, yang tujuannya untuk membuat prosesor itu menjadi semakin cepat.
Sudah sering kita mendengar debat yang cukup menarik antara komputer personal IBM
dan kompatibelnya yang berlabel Intel Inside dengan komputer Apple yang berlabel PowerPC. Perbedaan
utama antara kedua komputer itu ada pada tipe prosesor yang digunakannya. Prosesor PowerPC dari
Motorola yang menjadi otak utama komputer Apple Macintosh dipercaya sebagai prosesor RISC,
sedangkan Pentium buatan Intel diyakini sebagai prosesor CISC. Kenyataannya komputer personal yang
berbasis Intel Pentium saat ini adalah komputer personal yang paling banyak populasinya. Tetapi tidak
bisa pungkiri juga bahwa komputer yang berbasis RISC seperti Macintosh, SUN adalah komputer yang
handal dengan sistem pipelining, superscalar, operasi floating point dan sebagainya.
Tersedia dari peningkatan kinerja superscalar teknik dibatasi oleh dua bidang utama:
• Tingkat dari hakiki paralel dalam instruksi streaming, yakni terbatasnya jumlah instruksi level
parallelism, dan
• Kompleksitas waktu dan biaya yang terkait memberangkatkan dan ketergantungan memeriksa logika.
Binari yang ada telah dijalankan program tahap hakiki paralel. Dalam beberapa kasus
petunjuk tidak tergantung pada satu sama lain dan dapat dijalankan secara bersamaan. Dalam kasus lain
mereka yang antar-tergantung: satu instruksi dampak baik sumber daya atau hasil lainnya. Petunjuk yang
= b + c; d = e + f dapat berjalan secara bersamaan karena tidak ada yang bergantung pada hasil
perhitungan lain. Namun, petunjuk yang = b + c; d = a + f mungkin tidak akan runnable secara paralel,
tergantung pada urutan petunjuk yang lengkap saat mereka bergerak melalui unit.
Bila jumlah yang dikeluarkan secara simultan petunjuk meningkat, biaya memeriksa
dependensi meningkat sangat pesat. Hal ini diperparah oleh kebutuhan untuk memeriksa dependensi di
waktu dan menjalankan di CPU jam menilai. Ini termasuk biaya tambahan gerbang logika diperlukan
untuk melaksanakan pemeriksaan, dan waktu tunda yang melalui pintu. Penelitian menunjukkan pintu
gerbang biaya dalam beberapa kasus dapat NK pintu, dan biaya keterlambatan k2logn, dimana n adalah
jumlah instruksi pada prosesor's set instruksi, dan k adalah jumlah bersamaan menurunkan petunjuk.
Dalam matematika, ini disebut sebagai combinatoric masalah melibatkan permutations.
Meski mungkin berisi instruksi streaming tidak antar-instruksi dependensi, superscalar
CPU yang sebenarnya harus memeriksa bahwa kemungkinan, karena tidak ada jaminan lain dan
kegagalan untuk mendeteksi suatu dependensi akan menghasilkan hasil yang salah.
Tidak peduli bagaimana lanjutan proses yang semikonduktor atau cara cepat kecepatan
yang berpindah, ini tempat yang praktis membatasi berapa petunjuk dapat menurunkan secara bersamaan.
Meskipun proses kemajuan akan mengijinkan pernah lebih besar jumlah unit fungsional (misalnya,
ALUs), beban instruksi memeriksa dependensi sehingga tumbuh pesat yang dicapai superscalar dispatch
batas relatif kecil. - Kemungkinan pada urutan lima hingga enam secara bersamaan menurunkan petunjuk.
Namun akhirnya tak terhingga cepat memeriksa ketergantungan pada logika
konvensional yang lain superscalar CPU, jika instruksi streaming itu sendiri memiliki banyak dependensi,
ini juga akan membatasi speedup mungkin. Dengan demikian tingkat hakiki paralel dalam kode streaming
bentuk kedua keterbatasan.
Tabel Karakteristik dari beberapa Prosesor CISC, RISC, dan Superskalar

INTEL

September 1990 Order Number: 231455-005
8086
16-BIT HMOS MICROPROCESSOR
8086/8086-2/8086-1
Y Direct Addressing Capability 1 MByte
of Memory
Y Architecture Designed for Powerful
Assembly Language and Efficient High
Level Languages
Y 14 Word, by 16-Bit Register Set with
Symmetrical Operations
Y 24 Operand Addressing Modes
Y Bit, Byte, Word, and Block Operations
Y 8 and 16-Bit Signed and Unsigned
Arithmetic in Binary or Decimal
Including Multiply and Divide
Y Range of Clock Rates:
5 MHz for 8086,
8 MHz for 8086-2,
10 MHz for 8086-1
Y MULTIBUS System Compatible
Interface
Y Available in EXPRESS
ÐStandard Temperature Range
ÐExtended Temperature Range
Y Available in 40-Lead Cerdip and Plastic
Package
(See Packaging Spec. Order Ý231369)
The Intel 8086 high performance 16-bit CPU is available in three clock rates: 5, 8 and 10 MHz. The CPU is
implemented in N-Channel, depletion load, silicon gate technology (HMOS-III), and packaged in a 40-pin
CERDIP or plastic package. The 8086 operates in both single processor and multiple processor configurations
to achieve high performance levels.
231455±1 Figure 1. 8086 CPU Block Diagram
231455±2
40 Lead
Figure 2. 8086 Pin
Configuration
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 1. Pin Description
The following pin function descriptions are for 8086 systems in either minimum or maximum mode. The ``Local
Bus'' in these descriptions is the direct multiplexed bus interface connection to the 8086 (without regard to
additional bus buffers).
Symbol Pin No. Type Name and Function
AD15±AD0 2±16, 39 I/O ADDRESS DATA BUS: These lines constitute the time multiplexed
memory/IO address (T1), and data (T2, T3, TW, T4) bus. A0 is
analogous to BHE for the lower byte of the data bus, pins D7±D0. It is
LOW during T1 when a byte is to be transferred on the lower portion
of the bus in memory or I/O operations. Eight-bit oriented devices tied
to the lower half would normally use A0 to condition chip select
functions. (See BHE.) These lines are active HIGH and float to 3-state
OFF during interrupt acknowledge and local bus ``hold acknowledge''.
A19/S6, 35±38 O ADDRESS/STATUS: During T1 these are the four most significant
address lines for memory operations. During I/O operations these A18/S5,
lines are LOW. During memory and I/O operations, status information A17/S4,
is available on these lines during T2, T3, TW, T4. The status of the A16/S3
interrupt enable FLAG bit (S5) is updated at the beginning of each
CLK cycle. A17/S4 and A16/S3 are encoded as shown.
This information indicates which relocation register is presently being
used for data accessing.
These lines float to 3-state OFF during local bus ``hold acknowledge.''
A17/S4 A16/S3 Characteristics
0 (LOW) 0 Alternate Data
0 1 Stack
1 (HIGH) 0 Code or None
1 1 Data
S6 is 0
(LOW)
BHE/S7 34 O BUS HIGH ENABLE/STATUS: During T1 the bus high enable signal
(BHE) should be used to enable data onto the most significant half of
the data bus, pins D15±D8. Eight-bit oriented devices tied to the upper
half of the bus would normally use BHE to condition chip select
functions. BHE is LOW during T1 for read, write, and interrupt
acknowledge cycles when a byte is to be transferred on the high
portion of the bus. The S7 status information is available during T2,
T3, and T4. The signal is active LOW, and floats to 3-state OFF in
``hold''. It is LOW during T1 for the first interrupt acknowledge cycle.
BHE A0 Characteristics
0 0 Whole word
0 1 Upper byte from/to odd address
1 0 Lower byte from/to even address
1 1 None
RD 32 O READ: Read strobe indicates that the processor is performing a
memory or I/O read cycle, depending on the state of the S2 pin. This
signal is used to read devices which reside on the 8086 local bus. RD
is active LOW during T2, T3 and TW of any read cycle, and is
guaranteed to remain HIGH in T2 until the 8086 local bus has floated.
This signal floats to 3-state OFF in ``hold acknowledge''.
2
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 1. Pin Description (Continued)
Symbol Pin No. Type Name and Function
READY 22 I READY: is the acknowledgement from the addressed memory or I/O
device that it will complete the data transfer. The READY signal from
memory/IO is synchronized by the 8284A Clock Generator to form
READY. This signal is active HIGH. The 8086 READY input is not
synchronized. Correct operation is not guaranteed if the setup and hold
times are not met.
INTR 18 I INTERRUPT REQUEST: is a level triggered input which is sampled
during the last clock cycle of each instruction to determine if the
processor should enter into an interrupt acknowledge operation. A
subroutine is vectored to via an interrupt vector lookup table located in
system memory. It can be internally masked by software resetting the
interrupt enable bit. INTR is internally synchronized. This signal is
active HIGH.
TEST 23 I TEST: input is examined by the ``Wait'' instruction. If the TEST input is
LOW execution continues, otherwise the processor waits in an ``Idle''
state. This input is synchronized internally during each clock cycle on
the leading edge of CLK.
NMI 17 I NON-MASKABLE INTERRUPT: an edge triggered input which causes
a type 2 interrupt. A subroutine is vectored to via an interrupt vector
lookup table located in system memory. NMI is not maskable internally
by software. A transition from LOW to HIGH initiates the interrupt at the
end of the current instruction. This input is internally synchronized.
RESET 21 I RESET: causes the processor to immediately terminate its present
activity. The signal must be active HIGH for at least four clock cycles. It
restarts execution, as described in the Instruction Set description, when
RESET returns LOW. RESET is internally synchronized.
CLK 19 I CLOCK: provides the basic timing for the processor and bus controller.
It is asymmetric with a 33% duty cycle to provide optimized internal
timing.
VCC 40 VCC: a5V power supply pin.
GND 1, 20 GROUND
MN/MX 33 I MINIMUM/MAXIMUM: indicates what mode the processor is to
operate in. The two modes are discussed in the following sections.
The following pin function descriptions are for the 8086/8288 system in maximum mode (i.e., MN/MXe VSS).
Only the pin functions which are unique to maximum mode are described; all other pin functions are as
described above.
S2, S1, S0 26±28 O STATUS: active during T4, T1, and T2 and is returned to the passive state
(1, 1, 1) during T3 or during TW when READY is HIGH. This status is used
by the 8288 Bus Controller to generate all memory and I/O access control
signals. Any change by S2, S1, or S0 during T4 is used to indicate the
beginning of a bus cycle, and the return to the passive state in T3 or TW is
used to indicate the end of a bus cycle.
3
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 1. Pin Description (Continued)
Symbol Pin No. Type Name and Function
S2, S1, S0 26±28 O These signals float to 3-state OFF in ``hold acknowledge''. These status
lines are encoded as shown. (Continued)
S2 S1 S0 Characteristics
0 (LOW) 0 0 Interrupt Acknowledge
0 0 1 Read I/O Port
0 1 0 Write I/O Port
0 1 1 Halt
1 (HIGH) 0 0 Code Access
1 0 1 Read Memory
1 1 0 Write Memory
1 1 1 Passive
RQ/GT0, 30, 31 I/O REQUEST/GRANT: pins are used by other local bus masters to force
the processor to release the local bus at the end of the processor's RQ/GT1
current bus cycle. Each pin is bidirectional with RQ/GT0 having higher
priority than RQ/GT1. RQ/GT pins have internal pull-up resistors and
may be left unconnected. The request/grant sequence is as follows
(see Page 2-24):
1. A pulse of 1 CLK wide from another local bus master indicates a local
bus request (``hold'') to the 8086 (pulse 1).
2. During a T4 or T1 clock cycle, a pulse 1 CLK wide from the 8086 to
the requesting master (pulse 2), indicates that the 8086 has allowed the
local bus to float and that it will enter the ``hold acknowledge'' state at
the next CLK. The CPU's bus interface unit is disconnected logically
from the local bus during ``hold acknowledge''.
3. A pulse 1 CLK wide from the requesting master indicates to the 8086
(pulse 3) that the ``hold'' request is about to end and that the 8086 can
reclaim the local bus at the next CLK.
Each master-master exchange of the local bus is a sequence of 3
pulses. There must be one dead CLK cycle after each bus exchange.
Pulses are active LOW.
If the request is made while the CPU is performing a memory cycle, it
will release the local bus during T4 of the cycle when all the following
conditions are met:
1. Request occurs on or before T2.
2. Current cycle is not the low byte of a word (on an odd address).
3. Current cycle is not the first acknowledge of an interrupt acknowledge
sequence.
4. A locked instruction is not currently executing.
If the local bus is idle when the request is made the two possible events
will follow:
1. Local bus will be released during the next clock.
2. A memory cycle will start within 3 clocks. Now the four rules for a
currently active memory cycle apply with condition number 1 already
satisfied.
LOCK 29 O LOCK: output indicates that other system bus masters are not to gain
control of the system bus while LOCK is active LOW. The LOCK signal
is activated by the ``LOCK'' prefix instruction and remains active until the
completion of the next instruction. This signal is active LOW, and floats
to 3-state OFF in ``hold acknowledge''.
4
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 1. Pin Description (Continued)
Symbol Pin No. Type Name and Function
QS1, QS0 24, 25 O QUEUE STATUS: The queue status is valid during the CLK cycle after
which the queue operation is performed.
QS1 and QS0 provide status to allow external tracking of the internal
8086 instruction queue.
QS1 QS0 Characteristics
0 (LOW) 0 No Operation
0 1 First Byte of Op Code from Queue
1 (HIGH) 0 Empty the Queue
1 1 Subsequent Byte from Queue
The following pin function descriptions are for the 8086 in minimum mode (i.e., MN/MX e VCC). Only the pin
functions which are unique to minimum mode are described; all other pin functions are as described above.
M/IO 28 O STATUS LINE: logically equivalent to S2 in the maximum mode. It is used to
distinguish a memory access from an I/O access. M/IO becomes valid in
the T4 preceding a bus cycle and remains valid until the final T4 of the cycle
(M e HIGH, IO e LOW). M/IO floats to 3-state OFF in local bus ``hold
acknowledge''.
WR 29 O WRITE: indicates that the processor is performing a write memory or write
I/O cycle, depending on the state of the M/IO signal. WR is active for T2, T3
and TW of any write cycle. It is active LOW, and floats to 3-state OFF in
local bus ``hold acknowledge''.
INTA 24 O INTA: is used as a read strobe for interrupt acknowledge cycles. It is active
LOW during T2, T3 and TW of each interrupt acknowledge cycle.
ALE 25 O ADDRESS LATCH ENABLE: provided by the processor to latch the
address into the 8282/8283 address latch. It is a HIGH pulse active during
T1 of any bus cycle. Note that ALE is never floated.
DT/R 27 O DATA TRANSMIT/RECEIVE: needed in minimum system that desires to
use an 8286/8287 data bus transceiver. It is used to control the direction of
data flow through the transceiver. Logically DT/R is equivalent to S1 in the
maximum mode, and its timing is the same as for M/IO. (T e HIGH, R e
LOW.) This signal floats to 3-state OFF in local bus ``hold acknowledge''.
DEN 26 O DATA ENABLE: provided as an output enable for the 8286/8287 in a
minimum system which uses the transceiver. DEN is active LOW during
each memory and I/O access and for INTA cycles. For a read or INTA cycle
it is active from the middle of T2 until the middle of T4, while for a write cycle
it is active from the beginning of T2 until the middle of T4. DEN floats to 3-
state OFF in local bus ``hold acknowledge''.
HOLD, 31, 30 I/O HOLD: indicates that another master is requesting a local bus ``hold.'' To be
acknowledged, HOLD must be active HIGH. The processor receiving the HLDA
``hold'' request will issue HLDA (HIGH) as an acknowledgement in the
middle of a T4 or Ti clock cycle. Simultaneous with the issuance of HLDA
the processor will float the local bus and control lines. After HOLD is
detected as being LOW, the processor will LOWer the HLDA, and when the
processor needs to run another cycle, it will again drive the local bus and
control lines. Hold acknowledge (HLDA) and HOLD have internal pull-up
resistors.
The same rules as for RQ/GT apply regarding when the local bus will be
released.
HOLD is not an asynchronous input. External synchronization should be
provided if the system cannot otherwise guarantee the setup time.
5
www.DataSheet4U.com
www.DataSheet4U.com
8086
FUNCTIONAL DESCRIPTION
General Operation
The internal functions of the 8086 processor are
partitioned logically into two processing units. The
first is the Bus Interface Unit (BIU) and the second is
the Execution Unit (EU) as shown in the block diagram
of Figure 1.
These units can interact directly but for the most
part perform as separate asynchronous operational
processors. The bus interface unit provides the functions
related to instruction fetching and queuing, operand
fetch and store, and address relocation. This
unit also provides the basic bus control. The overlap
of instruction pre-fetching provided by this unit
serves to increase processor performance through
improved bus bandwidth utilization. Up to 6 bytes of
the instruction stream can be queued while waiting
for decoding and execution.
The instruction stream queuing mechanism allows
the BIU to keep the memory utilized very efficiently.
Whenever there is space for at least 2 bytes in the
queue, the BIU will attempt a word fetch memory
cycle. This greatly reduces ``dead time'' on the
memory bus. The queue acts as a First-In-First-Out
(FIFO) buffer, from which the EU extracts instruction
bytes as required. If the queue is empty (following a
branch instruction, for example), the first byte into
the queue immediately becomes available to the EU.
The execution unit receives pre-fetched instructions
from the BIU queue and provides un-relocated operand
addresses to the BIU. Memory operands are
passed through the BIU for processing by the EU,
which passes results to the BIU for storage. See the
Instruction Set description for further register set
and architectural descriptions.
MEMORY ORGANIZATION
The processor provides a 20-bit address to memory
which locates the byte being referenced. The memory
is organized as a linear array of up to 1 million
bytes, addressed as 00000(H) to FFFFF(H). The
memory is logically divided into code, data, extra
data, and stack segments of up to 64K bytes each,
with each segment falling on 16-byte boundaries.
(See Figure 3a.)
All memory references are made relative to base addresses
contained in high speed segment registers.
The segment types were chosen based on the addressing
needs of programs. The segment register
to be selected is automatically chosen according to
the rules of the following table. All information in one
segment type share the same logical attributes (e.g.
code or data). By structuring memory into relocatable
areas of similar characteristics and by automatically
selecting segment registers, programs are
shorter, faster, and more structured.
Word (16-bit) operands can be located on even or
odd address boundaries and are thus not constrained
to even boundaries as is the case in many
16-bit computers. For address and data operands,
the least significant byte of the word is stored in the
lower valued address location and the most significant
byte in the next higher address location. The
BIU automatically performs the proper number of
memory accesses, one if the word operand is on an
even byte boundary and two if it is on an odd byte
boundary. Except for the performance penalty, this
double access is transparent to the software. This
performance penalty does not occur for instruction
fetches, only word operands.
Physically, the memory is organized as a high bank
(D15±D8) and a low bank (D7±D0) of 512K 8-bit
bytes addressed in parallel by the processor's address
lines A19±A1. Byte data with even addresses
is transferred on the D7±D0 bus lines while odd addressed
byte data (A0 HIGH) is transferred on the
D15±D8 bus lines. The processor provides two enable
signals, BHE and A0, to selectively allow reading
from or writing into either an odd byte location,
even byte location, or both. The instruction stream is
fetched from memory as words and is addressed
internally by the processor to the byte level as necessary.
Memory Segment Register Segment
Reference Need Used Selection Rule
Instructions CODE (CS) Automatic with all instruction prefetch.
Stack STACK (SS) All stack pushes and pops. Memory references relative to BP
base register except data references.
Local Data DATA (DS) Data references when: relative to stack, destination of string
operation, or explicitly overridden.
External (Global) Data EXTRA (ES) Destination of string operations: explicitly selected using a
segment override.
6
www.DataSheet4U.com
www.DataSheet4U.com
8086
231455±3
Figure 3a. Memory Organization
In referencing word data the BIU requires one or two
memory cycles depending on whether or not the
starting byte of the word is on an even or odd address,
respectively. Consequently, in referencing
word operands performance can be optimized by locating
data on even address boundaries. This is an
especially useful technique for using the stack, since
odd address references to the stack may adversely
affect the context switching time for interrupt processing
or task multiplexing.
231455±4
Figure 3b. Reserved Memory Locations
Certain locations in memory are reserved for specific
CPU operations (see Figure 3b). Locations from
address FFFF0H through FFFFFH are reserved for
operations including a jump to the initial program
loading routine. Following RESET, the CPU will always
begin execution at location FFFF0H where the
jump must be. Locations 00000H through 003FFH
are reserved for interrupt operations. Each of the
256 possible interrupt types has its service routine
pointed to by a 4-byte pointer element consisting of
a 16-bit segment address and a 16-bit offset address.
The pointer elements are assumed to have
been stored at the respective places in reserved
memory prior to occurrence of interrupts.
MINIMUM AND MAXIMUM MODES
The requirements for supporting minimum and maximum
8086 systems are sufficiently different that
they cannot be done efficiently with 40 uniquely defined
pins. Consequently, the 8086 is equipped with
a strap pin (MN/MX) which defines the system configuration.
The definition of a certain subset of the
pins changes dependent on the condition of the
strap pin. When MN/MX pin is strapped to GND, the
8086 treats pins 24 through 31 in maximum mode.
An 8288 bus controller interprets status information
coded into S0, S2, S2 to generate bus timing and
control signals compatible with the MULTIBUS architecture.
When the MN/MX pin is strapped to VCC,
the 8086 generates bus control signals itself on pins
24 through 31, as shown in parentheses in Figure 2.
Examples of minimum mode and maximum mode
systems are shown in Figure 4.
BUS OPERATION
The 8086 has a combined address and data bus
commonly referred to as a time multiplexed bus.
This technique provides the most efficient use of
pins on the processor while permitting the use of a
standard 40-lead package. This ``local bus'' can be
buffered directly and used throughout the system
with address latching provided on memory and I/O
modules. In addition, the bus can also be demultiplexed
at the processor with a single set of address
latches if a standard non-multiplexed bus is desired
for the system.
Each processor bus cycle consists of at least four
CLK cycles. These are referred to as T1, T2, T3 and
T4 (see Figure 5). The address is emitted from the
processor during T1 and data transfer occurs on the
bus during T3 and T4. T2 is used primarily for changing
the direction of the bus during read operations. In
the event that a ``NOT READY'' indication is given
by the addressed device, ``Wait'' states (TW) are inserted
between T3 and T4. Each inserted ``Wait''
state is of the same duration as a CLK cycle. Periods
7
www.DataSheet4U.com
www.DataSheet4U.com
8086
231455±5
Figure 4a. Minimum Mode 8086 Typical Configuration
231455±6
Figure 4b. Maximum Mode 8086 Typical Configuration
8
www.DataSheet4U.com
www.DataSheet4U.com
8086
can occur between 8086 bus cycles. These are referred
to as ``Idle'' states (Ti) or inactive CLK cycles.
The processor uses these cycles for internal housekeeping.
During T1 of any bus cycle the ALE (Address Latch
Enable) signal is emitted (by either the processor or
the 8288 bus controller, depending on the MN/MX
strap). At the trailing edge of this pulse, a valid address
and certain status information for the cycle
may be latched.
Status bits S0, S1 , and S2 are used, in maximum
mode, by the bus controller to identify the type of
bus transaction according to the following table:
S2 S1 S0 Characteristics
0 (LOW) 0 0 Interrupt Acknowledge
0 0 1 Read I/O
0 1 0 Write I/O
0 1 1 Halt
1 (HIGH) 0 0 Instruction Fetch
1 0 1 Read Data from Memory
1 1 0 Write Data to Memory
1 1 1 Passive (no bus cycle)
231455±8
Figure 5. Basic System Timing
9
www.DataSheet4U.com
www.DataSheet4U.com
8086
Status bits S3 through S7 are multiplexed with highorder
address bits and the BHE signal, and are
therefore valid during T2 through T4. S3 and S4 indicate
which segment register (see Instruction Set description)
was used for this bus cycle in forming the
address, according to the following table:
S4 S3 Characteristics
0 (LOW) 0 Alternate Data (extra segment)
0 1 Stack
1 (HIGH) 0 Code or None
1 1 Data
S5 is a reflection of the PSW interrupt enable bit.
S6 e 0 and S7 is a spare status bit.
I/O ADDRESSING
In the 8086, I/O operations can address up to a
maximum of 64K I/O byte registers or 32K I/O word
registers. The I/O address appears in the same format
as the memory address on bus lines A15±A0.
The address lines A19±A16 are zero in I/O operations.
The variable I/O instructions which use register
DX as a pointer have full address capability while
the direct I/O instructions directly address one or
two of the 256 I/O byte locations in page 0 of the
I/O address space.
I/O ports are addressed in the same manner as
memory locations. Even addressed bytes are transferred
on the D7±D0 bus lines and odd addressed
bytes on D15±D8. Care must be taken to assure that
each register within an 8-bit peripheral located on
the lower portion of the bus be addressed as even.
External Interface
PROCESSOR RESET AND INITIALIZATION
Processor initialization or start up is accomplished
with activation (HIGH) of the RESET pin. The 8086
RESET is required to be HIGH for greater than 4
CLK cycles. The 8086 will terminate operations on
the high-going edge of RESET and will remain dormant
as long as RESET is HIGH. The low-going
transition of RESET triggers an internal reset sequence
for approximately 10 CLK cycles. After this
interval the 8086 operates normally beginning with
the instruction in absolute location FFFF0H (see Figure
3b). The details of this operation are specified in
the Instruction Set description of the MCS-86 Family
User's Manual. The RESET input is internally synchronized
to the processor clock. At initialization the
HIGH-to-LOW transition of RESET must occur no
sooner than 50 ms after power-up, to allow complete
initialization of the 8086.
NMI asserted prior to the 2nd clock after the end of
RESET will not be honored. If NMI is asserted after
that point and during the internal reset sequence,
the processor may execute one instruction before
responding to the interrupt. A hold request active
immediately after RESET will be honored before the
first instruction fetch.
All 3-state outputs float to 3-state OFF during
RESET. Status is active in the idle state for the first
clock after RESET becomes active and then floats
to 3-state OFF. ALE and HLDA are driven low.
INTERRUPT OPERATIONS
Interrupt operations fall into two classes; software or
hardware initiated. The software initiated interrupts
and software aspects of hardware interrupts are
specified in the Instruction Set description. Hardware
interrupts can be classified as non-maskable or
maskable.
Interrupts result in a transfer of control to a new program
location. A 256-element table containing address
pointers to the interrupt service program locations
resides in absolute locations 0 through 3FFH
(see Figure 3b), which are reserved for this purpose.
Each element in the table is 4 bytes in size and
corresponds to an interrupt ``type''. An interrupting
device supplies an 8-bit type number, during the interrupt
acknowledge sequence, which is used to
``vector'' through the appropriate element to the new
interrupt service program location.
NON-MASKABLE INTERRUPT (NMI)
The processor provides a single non-maskable interrupt
pin (NMI) which has higher priority than the
maskable interrupt request pin (INTR). A typical use
would be to activate a power failure routine. The
NMI is edge-triggered on a LOW-to-HIGH transition.
The activation of this pin causes a type 2 interrupt.
(See Instruction Set description.)
NMI is required to have a duration in the HIGH state
of greater than two CLK cycles, but is not required to
be synchronized to the clock. Any high-going transition
of NMI is latched on-chip and will be serviced
at the end of the current instruction or between
whole moves of a block-type instruction. Worst case
response to NMI would be for multiply, divide, and
variable shift instructions. There is no specification
on the occurrence of the low-going edge; it may occur
before, during, or after the servicing of NMI. Another
high-going edge triggers another response if it
occurs after the start of the NMI procedure. The signal
must be free of logical spikes in general and be
free of bounces on the low-going edge to avoid triggering
extraneous responses.
10
www.DataSheet4U.com
www.DataSheet4U.com
8086
MASKABLE INTERRUPT (INTR)
The 8086 provides a single interrupt request input
(INTR) which can be masked internally by software
with the resetting of the interrupt enable FLAG
status bit. The interrupt request signal is level triggered.
It is internally synchronized during each clock
cycle on the high-going edge of CLK. To be responded
to, INTR must be present (HIGH) during
the clock period preceding the end of the current
instruction or the end of a whole move for a blocktype
instruction. During the interrupt response sequence
further interrupts are disabled. The enable
bit is reset as part of the response to any interrupt
(INTR, NMI, software interrupt or single-step), although
the FLAGS register which is automatically
pushed onto the stack reflects the state of the processor
prior to the interrupt. Until the old FLAGS register
is restored the enable bit will be zero unless
specifically set by an instruction.
During the response sequence (Figure 6) the processor
executes two successive (back-to-back) interrupt
acknowledge cycles. The 8086 emits the LOCK
signal from T2 of the first bus cycle until T2 of the
second. A local bus ``hold'' request will not be honored
until the end of the second bus cycle. In the
second bus cycle a byte is fetched from the external
interrupt system (e.g., 8259A PIC) which identifies
the source (type) of the interrupt. This byte is multiplied
by four and used as a pointer into the interrupt
vector lookup table. An INTR signal left HIGH will be
continually responded to within the limitations of the
enable bit and sample period. The INTERRUPT RETURN
instruction includes a FLAGS pop which returns
the status of the original interrupt enable bit
when it restores the FLAGS.
HALT
When a software ``HALT'' instruction is executed the
processor indicates that it is entering the ``HALT''
state in one of two ways depending upon which
mode is strapped. In minimum mode, the processor
issues one ALE with no qualifying bus control signals.
In maximum mode, the processor issues appropriate
HALT status on S2, S1 , and S0; and the
8288 bus controller issues one ALE. The 8086 will
not leave the ``HALT'' state when a local bus ``hold''
is entered while in ``HALT''. In this case, the processor
reissues the HALT indicator. An interrupt request
or RESET will force the 8086 out of the ``HALT''
state.
READ/MODIFY/WRITE (SEMAPHORE)
OPERATIONS VIA LOCK
The LOCK status information is provided by the
processor when directly consecutive bus cycles are
required during the execution of an instruction.
This provides the processor with the capability
of performing read/modify/write operations on
memory (via the Exchange Register With Memory
instruction, for example) without the possibility of another
system bus master receiving intervening memory
cycles. This is useful in multi-processor system
configurations to accomplish ``test and set lock'' operations.
The LOCK signal is activated (forced LOW)
in the clock cycle following the one in which the software
``LOCK'' prefix instruction is decoded by the
EU. It is deactivated at the end of the last bus cycle
of the instruction following the ``LOCK'' prefix instruction.
While LOCK is active a request on a RQ/
GT pin will be recorded and then honored at the end
of the LOCK.
231455±9
Figure 6. Interrupt Acknowledge Sequence
11
www.DataSheet4U.com
www.DataSheet4U.com
8086
EXTERNAL SYNCHRONIZATION VIA TEST
As an alternative to the interrupts and general I/O
capabilities, the 8086 provides a single softwaretestable
input known as the TEST signal. At any time
the program may execute a WAIT instruction. If at
that time the TEST signal is inactive (HIGH), program
execution becomes suspended while the processor
waits for TEST to become active. It must
remain active for at least 5 CLK cycles. The WAIT
instruction is re-executed repeatedly until that time.
This activity does not consume bus cycles. The
processor remains in an idle state while waiting. All
8086 drivers go to 3-state OFF if bus ``Hold'' is entered.
If interrupts are enabled, they may occur while
the processor is waiting. When this occurs the processor
fetches the WAIT instruction one extra time,
processes the interrupt, and then re-fetches and reexecutes
the WAIT instruction upon returning from
the interrupt.
Basic System Timing
Typical system configurations for the processor operating
in minimum mode and in maximum mode are
shown in Figures 4a and 4b, respectively. In minimum
mode, the MN/MX pin is strapped to VCC and
the processor emits bus control signals in a manner
similar to the 8085. In maximum mode, the MN/MX
pin is strapped to VSS and the processor emits coded
status information which the 8288 bus controller
uses to generate MULTIBUS compatible bus control
signals. Figure 5 illustrates the signal timing relationships.
231455±10
Figure 7. 8086 Register Model
SYSTEM TIMINGÐMINIMUM SYSTEM
The read cycle begins in T1 with the assertion of the
Address Latch Enable (ALE) signal. The trailing (lowgoing)
edge of this signal is used to latch the address
information, which is valid on the local bus at
this time, into the address latch. The BHE and A0
signals address the low, high, or both bytes. From T1
to T4 the M/IO signal indicates a memory or I/O
operation. At T2 the address is removed from the
local bus and the bus goes to a high impedance
state. The read control signal is also asserted at T2.
The read (RD) signal causes the addressed device
to enable its data bus drivers to the local bus. Some
time later valid data will be available on the bus and
the addressed device will drive the READY line
HIGH. When the processor returns the read signal to
a HIGH level, the addressed device will again 3-
state its bus drivers. If a transceiver is required to
buffer the 8086 local bus, signals DT/R and DEN
are provided by the 8086.
A write cycle also begins with the assertion of ALE
and the emission of the address. The M/IO signal is
again asserted to indicate a memory or I/O write
operation. In the T2 immediately following the address
emission the processor emits the data to be
written into the addressed location. This data remains
valid until the middle of T4. During T2, T3, and
TW the processor asserts the write control signal.
The write (WR) signal becomes active at the beginning
of T2 as opposed to the read which is delayed
somewhat into T2 to provide time for the bus to float.
The BHE and A0 signals are used to select the proper
byte(s) of the memory/IO word to be read or written
according to the following table:
BHE A0 Characteristics
0 0 Whole word
0 1 Upper byte from/to
odd address
1 0 Lower byte from/to
even address
1 1 None
I/O ports are addressed in the same manner as
memory location. Even addressed bytes are transferred
on the D7±D0 bus lines and odd addressed
bytes on D15±D8.
The basic difference between the interrupt acknowledge
cycle and a read cycle is that the interrupt acknowledge
signal (INTA) is asserted in place of the
read (RD) signal and the address bus is floated.
(See Figure 6.) In the second of two successive
INTA cycles, a byte of information is read from bus
12
www.DataSheet4U.com
www.DataSheet4U.com
8086
lines D7±D0 as supplied by the inerrupt system logic
(i.e., 8259A Priority Interrupt Controller). This byte
identifies the source (type) of the interrupt. It is multiplied
by four and used as a pointer into an interrupt
vector lookup table, as described earlier.
BUS TIMINGÐMEDIUM SIZE SYSTEMS
For medium size systems the MN/MX pin is connected
to VSS and the 8288 Bus Controller is added
to the system as well as a latch for latching the system
address, and a transceiver to allow for bus loading
greater than the 8086 is capable of handling.
Signals ALE, DEN, and DT/R are generated by the
8288 instead of the processor in this configuration
although their timing remains relatively the same.
The 8086 status outputs (S2, S1 , and S0) provide
type-of-cycle information and become 8288 inputs.
This bus cycle information specifies read (code,
data, or I/O), write (data or I/O), interrupt
acknowledge, or software halt. The 8288 thus issues
control signals specifying memory read or write, I/O
read or write, or interrupt acknowledge. The 8288
provides two types of write strobes, normal and advanced,
to be applied as required. The normal write
strobes have data valid at the leading edge of write.
The advanced write strobes have the same timing
as read strobes, and hence data isn't valid at the
leading edge of write. The transceiver receives the
usual DIR and G inputs from the 8288's DT/R and
DEN.
The pointer into the interrupt vector table, which is
passed during the second INTA cycle, can derive
from an 8259A located on either the local bus or the
system bus. If the master 8259A Priority Interrupt
Controller is positioned on the local bus, a TTL gate
is required to disable the transceiver when reading
from the master 8259A during the interrupt acknowledge
sequence and software ``poll''.
13
www.DataSheet4U.com
www.DataSheet4U.com
8086
ABSOLUTE MAXIMUM RATINGS*
Ambient Temperature Under Bias ÀÀÀÀÀÀ0§C to 70§C
Storage Temperature ÀÀÀÀÀÀÀÀÀÀb65§C to a150§C
Voltage on Any Pin with
Respect to GroundÀÀÀÀÀÀÀÀÀÀÀÀÀÀb1.0V to a7V
Power DissipationÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀÀ2.5W
NOTICE: This is a production data sheet. The specifications
are subject to change without notice.
*WARNING: Stressing the device beyond the ``Absolute
Maximum Ratings'' may cause permanent damage.
These are stress ratings only. Operation beyond the
``Operating Conditions'' is not recommended and extended
exposure beyond the ``Operating Conditions''
may affect device reliability.
D.C. CHARACTERISTICS (8086: TA e 0§C to 70§C, VCC e 5V g10%)
(8086-1: TA e 0§C to 70§C, VCC e 5V g5%)
(8086-2: TA e 0§C to 70§C, VCC e 5V g5%)
Symbol Parameter Min Max Units Test Conditions
VIL Input Low Voltage b0.5 a0.8 V (Note 1)
VIH Input High Voltage 2.0 VCC a 0.5 V (Notes 1, 2)
VOL Output Low Voltage 0.45 V IOL e 2.5 mA
VOH Output High Voltage 2.4 V IOHe b400 mA
ICC Power Supply Current: 8086 340
8086-1 360 mA TA e 25§C
8086-2 350
ILI Input Leakage Current g10 mA 0VsVIN s VCC (Note 3)
ILO Output Leakage Current g10 mA 0.45V s VOUT s VCC
VCL Clock Input Low Voltage b0.5 a0.6 V
VCH Clock Input High Voltage 3.9 VCC a 1.0 V
CIN Capacitance of Input Buffer 15 pF fc e 1 MHz
(All input except
AD0±AD15, RQ/GT)
CIO Capacitance of I/O Buffer 15 pF fc e 1 MHz
(AD0±AD15, RQ/GT)
NOTES:
1. VIL tested with MN/MX Pin e 0V. VIH tested with MN/MX Pin e 5V. MN/MX Pin is a Strap Pin.
2. Not applicable to RQ/GT0 and RQ/GT1 (Pins 30 and 31).
3. HOLD and HLDA ILI min e 30 mA, max e 500 mA.
14
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. CHARACTERISTICS (8086: TA e 0§C to 70§C, VCC e 5V g 10%)
(8086-1: TA e 0§C to 70§C, VCC e 5V g 5%)
(8086-2: TA e 0§C to 70§C, VCC e 5V g 5%)
MINIMUM COMPLEXITY SYSTEM TIMING REQUIREMENTS
Symbol Parameter
8086 8086-1 8086-2
Units Test Conditions
Min Max Min Max Min Max
TCLCL CLK Cycle Period 200 500 100 500 125 500 ns
TCLCH CLK Low Time 118 53 68 ns
TCHCL CLK High Time 69 39 44 ns
TCH1CH2 CLK Rise Time 10 10 10 ns From 1.0V to 3.5V
TCL2CL1 CLK Fall Time 10 10 10 ns From 3.5V to 1.0V
TDVCL Data in Setup Time 30 5 20 ns
TCLDX Data in Hold Time 10 10 10 ns
TR1VCL RDY Setup Time 35 35 35 ns
into 8284A (See
Notes 1, 2)
TCLR1X RDY Hold Time 0 0 0 ns
into 8284A (See
Notes 1, 2)
TRYHCH READY Setup 118 53 68 ns
Time into 8086
TCHRYX READY Hold Time 30 20 20 ns
into 8086
TRYLCL READY Inactive to b8 b10 b8 ns
CLK (See Note 3)
THVCH HOLD Setup Time 35 20 20 ns
TINVCH INTR, NMI, TEST 30 15 15 ns
Setup Time (See
Note 2)
TILIH Input Rise Time 20 20 20 ns From 0.8V to 2.0V
(Except CLK)
TIHIL Input Fall Time 12 12 12 ns From 2.0V to 0.8V
(Except CLK)
15
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. CHARACTERISTICS (Continued)
TIMING RESPONSES
Symbol Parameter
8086 8086-1 8086-2
Units Test
Min Max Min Max Min Max Conditions
TCLAV Address Valid Delay 10 110 10 50 10 60 ns
TCLAX Address Hold Time 10 10 10 ns
TCLAZ Address Float TCLAX 80 10 40 TCLAX 50 ns
Delay
TLHLL ALE Width TCLCH-20 TCLCH-10 TCLCH-10 ns
TCLLH ALE Active Delay 80 40 50 ns
TCHLL ALE Inactive Delay 85 45 55 ns
TLLAX Address Hold Time TCHCL-10 TCHCL-10 TCHCL-10 ns
TCLDV Data Valid Delay 10 110 10 50 10 60 ns *CL e 20±100 pF
for all 8086
TCHDX Data Hold Time 10 10 10 ns
Outputs (In
addition to 8086 TWHDX Data Hold Time TCLCH-30 TCLCH-25 TCLCH-30 ns
selfload) After WR
TCVCTV Control Active 10 110 10 50 10 70 ns
Delay 1
TCHCTV Control Active 10 110 10 45 10 60 ns
Delay 2
TCVCTX Control Inactive 10 110 10 50 10 70 ns
Delay
TAZRL Address Float to 0 0 0 ns
READ Active
TCLRL RD Active Delay 10 165 10 70 10 100 ns
TCLRH RD Inactive Delay 10 150 10 60 10 80 ns
TRHAV RD Inactive to Next TCLCL-45 TCLCL-35 TCLCL-40 ns
Address Active
TCLHAV HLDA Valid Delay 10 160 10 60 10 100 ns
TRLRH RD Width 2TCLCL-75 2TCLCL-40 2TCLCL-50 ns
TWLWH WR Width 2TCLCL-60 2TCLCL-35 2TCLCL-40 ns
TAVAL Address Valid to TCLCH-60 TCLCH-35 TCLCH-40 ns
ALE Low
TOLOH Output Rise Time 20 20 20 ns From 0.8V to 2.0V
TOHOL Output Fall Time 12 12 12 ns From 2.0V to 0.8V
NOTES:
1. Signal at 8284A shown for reference only.
2. Setup requirement for asynchronous signal only to guarantee recognition at next CLK.
3. Applies only to T2 state. (8 ns into T3).
16
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. TESTING INPUT, OUTPUT WAVEFORM
231455-11
A.C. Testing: Inputs are driven at 2.4V for a Logic ``1'' and 0.45V
for a Logic ``0''. Timing measurements are made at 1.5V for both
a Logic ``1'' and ``0''.
A.C. TESTING LOAD CIRCUIT
231455±12
CL Includes Jig Capacitance
WAVEFORMS
MINIMUM MODE
231455±13
17
www.DataSheet4U.com
www.DataSheet4U.com
8086
WAVEFORMS (Continued)
MINIMUM MODE (Continued)
231455±14
SOFTWARE HALTÐ
RD, WR, INTA e VOH
DT/R e INDETERMINATE
NOTES:
1. All signals switch between VOH and VOL unless otherwise specified.
2. RDY is sampled near the end of T2, T3, TW to determine if TW machines states are to be inserted.
3. Two INTA cycles run back-to-back. The 8086 LOCAL ADDR/DATA BUS is floating during both INTA cycles. Control
signals shown for second INTA cycle.
4. Signals at 8284A are shown for reference only.
5. All timing measurements are made at 1.5V unless otherwise noted.
18
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. CHARACTERISTICS
MAX MODE SYSTEM (USING 8288 BUS CONTROLLER)
TIMING REQUIREMENTS
Symbol Parameter
8086 8086-1 8086-2
Units Test
Min Max Min Max Min Max Conditions
TCLCL CLK Cycle Period 200 500 100 500 125 500 ns
TCLCH CLK Low Time 118 53 68 ns
TCHCL CLK High Time 69 39 44 ns
TCH1CH2 CLK Rise Time 10 10 10 ns From 1.0V to 3.5V
TCL2CL1 CLK Fall Time 10 10 10 ns From 3.5V to 1.0V
TDVCL Data in Setup Time 30 5 20 ns
TCLDX Data in Hold Time 10 10 10 ns
TR1VCL RDY Setup Time 35 35 35 ns
into 8284A
(Notes 1, 2)
TCLR1X RDY Hold Time 0 0 0 ns
into 8284A
(Notes 1, 2)
TRYHCH READY Setup 118 53 68 ns
Time into 8086
TCHRYX READY Hold Time 30 20 20 ns
into 8086
TRYLCL READY Inactive to b8 b10 b8 ns
CLK (Note 4)
TINVCH Setup Time for 30 15 15 ns
Recognition (INTR,
NMI, TEST)
(Note 2)
TGVCH RQ/GT Setup Time 30 15 15 ns
(Note 5)
TCHGX RQ Hold Time into 40 20 30 ns
8086
TILIH Input Rise Time 20 20 20 ns From 0.8V to 2.0V
(Except CLK)
TIHIL Input Fall Time 12 12 12 ns From 2.0V to 0.8V
(Except CLK)
19
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. CHARACTERISTICS (Continued)
TIMING RESPONSES
Symbol Parameter
8086 8086-1 8086-2
Units Test
Min Max Min Max Min Max Conditions
TCLML Command Active 10 35 10 35 10 35 ns
Delay (See Note 1)
TCLMH Command Inactive 10 35 10 35 10 35 ns
Delay (See Note 1)
TRYHSH READY Active to 110 45 65 ns
Status Passive (See
Note 3)
TCHSV Status Active Delay 10 110 10 45 10 60 ns
TCLSH Status Inactive 10 130 10 55 10 70 ns
Delay
TCLAV Address Valid Delay 10 110 10 50 10 60 ns
TCLAX Address Hold Time 10 10 10 ns
TCLAZ Address Float Delay TCLAX 80 10 40 TCLAX 50 ns
TSVLH Status Valid to ALE 15 15 15 ns
High (See Note 1)
TSVMCH Status Valid to 15 15 15 ns
MCE High (See
Note 1)
TCLLH CLK Low to ALE 15 15 15 ns CL e 20±100 pF
for all 8086 Valid (See Note 1)
Outputs (In
TCLMCH CLK Low to MCE 15 15 15 ns addition to 8086
High (See Note 1) self-load)
TCHLL ALE Inactive Delay 15 15 15 ns
(See Note 1)
TCLMCL MCE Inactive Delay 15 15 15 ns
(See Note 1)
TCLDV Data Valid Delay 10 110 10 50 10 60 ns
TCHDX Data Hold Time 10 10 10 ns
TCVNV Control Active 5 45 5 45 5 45 ns
Delay (See Note 1)
TCVNX Control Inactive 10 45 10 45 10 45 ns
Delay (See Note 1)
TAZRL Address Float to 0 0 0 ns
READ Active
TCLRL RD Active Delay 10 165 10 70 10 100 ns
TCLRH RD Inactive Delay 10 150 10 60 10 80 ns
20
www.DataSheet4U.com
www.DataSheet4U.com
8086
A.C. CHARACTERISTICS (Continued)
TIMING RESPONSES (Continued)
Symbol Parameter
8086 8086-1 8086-2
Units Test
Min Max Min Max Min Max Conditions
TRHAV RD Inactive to Next TCLCL-45 TCLCL-35 TCLCL-40 ns
Address Active
TCHDTL Direction Control 50 50 50 ns CL e 20±100 pF
for all 8086 Active Delay
Outputs (In (Note 1)
addition to 8086
TCHDTH Direction Control 30 30 30 ns self-load)
Inactive Delay
(Note 1)
TCLGL GT Active Delay 0 85 0 38 0 50 ns
TCLGH GT Inactive Delay 0 85 0 45 0 50 ns
TRLRH RD Width 2TCLCL-75 2TCLCL-40 2TCLCL-50 ns
TOLOH Output Rise Time 20 20 20 ns From 0.8V to 2.0V
TOHOL Output Fall Time 12 12 12 ns From 2.0V to 0.8V
NOTES:
1. Signal at 8284A or 8288 shown for reference only.
2. Setup requirement for asynchronous signal only to guarantee recognition at next CLK.
3. Applies only to T3 and wait states.
4. Applies only to T2 state (8 ns into T3).
21
www.DataSheet4U.com
www.DataSheet4U.com
8086
WAVEFORMS
MAXIMUM MODE
231455±15
22
www.DataSheet4U.com
www.DataSheet4U.com
8086
WAVEFORMS (Continued)
MAXIMUM MODE (Continued)
231455±16
NOTES:
1. All signals switch between VOH and VOL unless otherwise specified.
2. RDY is sampled near the end of T2, T3, TW to determine if TW machines states are to be inserted.
3. Cascade address is valid between first and second INTA cycle.
4. Two INTA cycles run back-to-back. The 8086 LOCAL ADDR/DATA BUS is floating during both INTA cycles. Control for
pointer address is shown for second INTA cycle.
5. Signals at 8284A or 8288 are shown for reference only.
6. The issuance of the 8288 command and control signals (MRDC, MWTC, AMWC, IORC, IOWC, AIOWC, INTA and DEN)
lags the active high 8288 CEN.
7. All timing measurements are made at 1.5V unless otherwise noted.
8. Status inactive in state just prior to T4.
23
www.DataSheet4U.com
www.DataSheet4U.com
8086
WAVEFORMS (Continued)
ASYNCHRONOUS SIGNAL RECOGNITION
231455±17
NOTE:
1. Setup requirements for asynchronous signals only to guarantee recognition at next CLK.
BUS LOCK SIGNAL TIMING (MAXIMUM MODE
ONLY)
231455±18
RESET TIMING
231455±19
REQUEST/GRANT SEQUENCE TIMING (MAXIMUM MODE ONLY)
231455±20
NOTE:
The coprocessor may not drive the buses outside the region shown without risking contention.
24
www.DataSheet4U.com
www.DataSheet4U.com
8086
WAVEFORMS (Continued)
HOLD/HOLD ACKNOWLEDGE TIMING (MINIMUM MODE ONLY)
231455±21
25
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 2. Instruction Set Summary
Mnemonic and
Instruction Code
Description
DATA TRANSFER
MOV e Move: 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
Register/Memory to/from Register 1 0 0 0 1 0 d w mod reg r/m
Immediate to Register/Memory 1 1 0 0 0 1 1 w mod 0 0 0 r/m data data if w e 1
Immediate to Register 1 0 1 1 w reg data data if w e 1
Memory to Accumulator 1 0 1 0 0 0 0 w addr-low addr-high
Accumulator to Memory 1 0 1 0 0 0 1 w addr-low addr-high
Register/Memory to Segment Register 1 0 0 0 1 1 1 0 mod 0 reg r/m
Segment Register to Register/Memory 1 0 0 0 1 1 0 0 mod 0 reg r/m
PUSH e Push:
Register/Memory 1 1 1 1 1 1 1 1 mod 1 1 0 r/m
Register 0 1 0 1 0 reg
Segment Register 0 0 0 reg 1 1 0
POP e Pop:
Register/Memory 1 0 0 0 1 1 1 1 mod 0 0 0 r/m
Register 0 1 0 1 1 reg
Segment Register 0 0 0 reg 1 1 1
XCHG e Exchange:
Register/Memory with Register 1 0 0 0 0 1 1 w mod reg r/m
Register with Accumulator 1 0 0 1 0 reg
IN e Input from:
Fixed Port 1 1 1 0 0 1 0 w port
Variable Port 1 1 1 0 1 1 0 w
OUT e Output to:
Fixed Port 1 1 1 0 0 1 1 w port
Variable Port 1 1 1 0 1 1 1 w
XLAT e Translate Byte to AL 1 1 0 1 0 1 1 1
LEA e Load EA to Register 1 0 0 0 1 1 0 1 mod reg r/m
LDS e Load Pointer to DS 1 1 0 0 0 1 0 1 mod reg r/m
LES e Load Pointer to ES 1 1 0 0 0 1 0 0 mod reg r/m
LAHF e Load AH with Flags 1 0 0 1 1 1 1 1
SAHF e Store AH into Flags 1 0 0 1 1 1 1 0
PUSHF e Push Flags 1 0 0 1 1 1 0 0
POPF e Pop Flags 1 0 0 1 1 1 0 1
Mnemonics © Intel, 1978
26
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 2. Instruction Set Summary (Continued)
Mnemonic and
Instruction Code
Description
ARITHMETIC 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
ADD e Add:
Reg./Memory with Register to Either 0 0 0 0 0 0 d w mod reg r/m
Immediate to Register/Memory 1 0 0 0 0 0 s w mod 0 0 0 r/m data data if s: w e 01
Immediate to Accumulator 0 0 0 0 0 1 0 w data data if w e 1
ADC e Add with Carry:
Reg./Memory with Register to Either 0 0 0 1 0 0 d w mod reg r/m
Immediate to Register/Memory 1 0 0 0 0 0 s w mod 0 1 0 r/m data data if s: w e 01
Immediate to Accumulator 0 0 0 1 0 1 0 w data data if w e 1
INC e Increment:
Register/Memory 1 1 1 1 1 1 1 w mod 0 0 0 r/m
Register 0 1 0 0 0 reg
AAA e ASCII Adjust for Add 0 0 1 1 0 1 1 1
BAA e Decimal Adjust for Add 0 0 1 0 0 1 1 1
SUB e Subtract:
Reg./Memory and Register to Either 0 0 1 0 1 0 d w mod reg r/m
Immediate from Register/Memory 1 0 0 0 0 0 s w mod 1 0 1 r/m data data if s w e 01
Immediate from Accumulator 0 0 1 0 1 1 0 w data data if w e 1
SSB e Subtract with Borrow
Reg./Memory and Register to Either 0 0 0 1 1 0 d w mod reg r/m
Immediate from Register/Memory 1 0 0 0 0 0 s w mod 0 1 1 r/m data data if s w e 01
Immediate from Accumulator 0 0 0 1 1 1 w data data if w e 1
DEC e Decrement:
Register/memory 1 1 1 1 1 1 1 w mod 0 0 1 r/m
Register 0 1 0 0 1 reg
NEG e Change sign 1 1 1 1 0 1 1 w mod 0 1 1 r/m
CMP e Compare:
Register/Memory and Register 0 0 1 1 1 0 d w mod reg r/m
Immediate with Register/Memory 1 0 0 0 0 0 s w mod 1 1 1 r/m data data if s w e 01
Immediate with Accumulator 0 0 1 1 1 1 0 w data data if w e 1
AAS e ASCII Adjust for Subtract 0 0 1 1 1 1 1 1
DAS e Decimal Adjust for Subtract 0 0 1 0 1 1 1 1
MUL e Multiply (Unsigned) 1 1 1 1 0 1 1 w mod 1 0 0 r/m
IMUL e Integer Multiply (Signed) 1 1 1 1 0 1 1 w mod 1 0 1 r/m
AAM e ASCII Adjust for Multiply 1 1 0 1 0 1 0 0 0 0 0 0 1 0 1 0
DIV e Divide (Unsigned) 1 1 1 1 0 1 1 w mod 1 1 0 r/m
IDIV e Integer Divide (Signed) 1 1 1 1 0 1 1 w mod 1 1 1 r/m
AAD e ASCII Adjust for Divide 1 1 0 1 0 1 0 1 0 0 0 0 1 0 1 0
CBW e Convert Byte to Word 1 0 0 1 1 0 0 0
CWD e Convert Word to Double Word 1 0 0 1 1 0 0 1
Mnemonics © Intel, 1978
27
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 2. Instruction Set Summary (Continued)
Mnemonic and
Instruction Code
Description
LOGIC 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
NOT e Invert 1 1 1 1 0 1 1 w mod 0 1 0 r/m
SHL/SAL e Shift Logical/Arithmetic Left 1 1 0 1 0 0 v w mod 1 0 0 r/m
SHR e Shift Logical Right 1 1 0 1 0 0 v w mod 1 0 1 r/m
SAR e Shift Arithmetic Right 1 1 0 1 0 0 v w mod 1 1 1 r/m
ROL e Rotate Left 1 1 0 1 0 0 v w mod 0 0 0 r/m
ROR e Rotate Right 1 1 0 1 0 0 v w mod 0 0 1 r/m
RCL e Rotate Through Carry Flag Left 1 1 0 1 0 0 v w mod 0 1 0 r/m
RCR e Rotate Through Carry Right 1 1 0 1 0 0 v w mod 0 1 1 r/m
AND e And:
Reg./Memory and Register to Either 0 0 1 0 0 0 d w mod reg r/m
Immediate to Register/Memory 1 0 0 0 0 0 0 w mod 1 0 0 r/m data data if w e 1
Immediate to Accumulator 0 0 1 0 0 1 0 w data data if w e 1
TEST e And Function to Flags, No Result:
Register/Memory and Register 1 0 0 0 0 1 0 w mod reg r/m
Immediate Data and Register/Memory 1 1 1 1 0 1 1 w mod 0 0 0 r/m data data if w e 1
Immediate Data and Accumulator 1 0 1 0 1 0 0 w data data if w e 1
OR e Or:
Reg./Memory and Register to Either 0 0 0 0 1 0 d w mod reg r/m
Immediate to Register/Memory 1 0 0 0 0 0 0 w mod 0 0 1 r/m data data if w e 1
Immediate to Accumulator 0 0 0 0 1 1 0 w data data if w e 1
XOR e Exclusive or:
Reg./Memory and Register to Either 0 0 1 1 0 0 d w mod reg r/m
Immediate to Register/Memory 1 0 0 0 0 0 0 w mod 1 1 0 r/m data data if w e 1
Immediate to Accumulator 0 0 1 1 0 1 0 w data data if w e 1
STRING MANIPULATION
REP e Repeat 1 1 1 1 0 0 1 z
MOVS e Move Byte/Word 1 0 1 0 0 1 0 w
CMPS e Compare Byte/Word 1 0 1 0 0 1 1 w
SCAS e Scan Byte/Word 1 0 1 0 1 1 1 w
LODS e Load Byte/Wd to AL/AX 1 0 1 0 1 1 0 w
STOS e Stor Byte/Wd from AL/A 1 0 1 0 1 0 1 w
CONTROL TRANSFER
CALL e Call:
Direct within Segment 1 1 1 0 1 0 0 0 disp-low disp-high
Indirect within Segment 1 1 1 1 1 1 1 1 mod 0 1 0 r/m
Direct Intersegment 1 0 0 1 1 0 1 0 offset-low offset-high
seg-low seg-high
Indirect Intersegment 1 1 1 1 1 1 1 1 mod 0 1 1 r/m
Mnemonics © Intel, 1978
28
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 2. Instruction Set Summary (Continued)
Mnemonic and
Instruction Code
Description
JMP e Unconditional Jump: 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
Direct within Segment 1 1 1 0 1 0 0 1 disp-low disp-high
Direct within Segment-Short 1 1 1 0 1 0 1 1 disp
Indirect within Segment 1 1 1 1 1 1 1 1 mod 1 0 0 r/m
Direct Intersegment 1 1 1 0 1 0 1 0 offset-low offset-high
seg-low seg-high
Indirect Intersegment 1 1 1 1 1 1 1 1 mod 1 0 1 r/m
RET e Return from CALL:
Within Segment 1 1 0 0 0 0 1 1
Within Seg Adding Immed to SP 1 1 0 0 0 0 1 0 data-low data-high
Intersegment 1 1 0 0 1 0 1 1
Intersegment Adding Immediate to SP 1 1 0 0 1 0 1 0 data-low data-high
JE/JZ e Jump on Equal/Zero 0 1 1 1 0 1 0 0 disp
JL/JNGE e Jump on Less/Not Greater 0 1 1 1 1 1 0 0 disp
or Equal
JLE/JNG e Jump on Less or Equal/ 0 1 1 1 1 1 1 0 disp
Not Greater
JB/JNAE e Jump on Below/Not Above 0 1 1 1 0 0 1 0 disp
or Equal
JBE/JNA e Jump on Below or Equal/ 0 1 1 1 0 1 1 0 disp
Not Above
JP/JPE e Jump on Parity/Parity Even 0 1 1 1 1 0 1 0 disp
JO e Jump on Overflow 0 1 1 1 0 0 0 0 disp
JS e Jump on Sign 0 1 1 1 1 0 0 0 disp
JNE/JNZ e Jump on Not Equal/Not Zero 0 1 1 1 0 1 0 1 disp
JNL/JGE e Jump on Not Less/Greater 0 1 1 1 1 1 0 1 disp
or Equal
JNLE/JG e Jump on Not Less or Equal/ 0 1 1 1 1 1 1 1 disp
Greater
JNB/JAE e Jump on Not Below/Above 0 1 1 1 0 0 1 1 disp
or Equal
JNBE/JA e Jump on Not Below or 0 1 1 1 0 1 1 1 disp
Equal/Above
JNP/JPO e Jump on Not Par/Par Odd 0 1 1 1 1 0 1 1 disp
JNO e Jump on Not Overflow 0 1 1 1 0 0 0 1 disp
JNS e Jump on Not Sign 0 1 1 1 1 0 0 1 disp
LOOP e Loop CX Times 1 1 1 0 0 0 1 0 disp
LOOPZ/LOOPE e Loop While Zero/Equal 1 1 1 0 0 0 0 1 disp
LOOPNZ/LOOPNE e Loop While Not 1 1 1 0 0 0 0 0 disp
Zero/Equal
JCXZ e Jump on CX Zero 1 1 1 0 0 0 1 1 disp
INT e Interrupt
Type Specified 1 1 0 0 1 1 0 1 type
Type 3 1 1 0 0 1 1 0 0
INTO e Interrupt on Overflow 1 1 0 0 1 1 1 0
IRET e Interrupt Return 1 1 0 0 1 1 1 1
29
www.DataSheet4U.com
www.DataSheet4U.com
8086
Table 2. Instruction Set Summary (Continued)
Mnemonic and
Instruction Code
Description
7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
PROCESSOR CONTROL
CLC e Clear Carry 1 1 1 1 1 0 0 0
CMC e Complement Carry 1 1 1 1 0 1 0 1
STC e Set Carry 1 1 1 1 1 0 0 1
CLD e Clear Direction 1 1 1 1 1 1 0 0
STD e Set Direction 1 1 1 1 1 1 0 1
CLI e Clear Interrupt 1 1 1 1 1 0 1 0
STI e Set Interrupt 1 1 1 1 1 0 1 1
HLT e Halt 1 1 1 1 0 1 0 0
WAIT e Wait 1 0 0 1 1 0 1 1
ESC e Escape (to External Device) 1 1 0 1 1 x x x mod x x x r/m
LOCK e Bus Lock Prefix 1 1 1 1 0 0 0 0
NOTES:
AL e 8-bit accumulator
AX e 16-bit accumulator
CX e Count register
DS e Data segment
ES e Extra segment
Above/below refers to unsigned value
Greater e more positive;
Less e less positive (more negative) signed values
if d e 1 then ``to'' reg; if d e 0 then ``from'' reg
if w e 1 then word instruction; if w e 0 then byte instruction
if mod e 11 then r/m is treated as a REG field
if mod e 00 then DISP e 0*, disp-low and disp-high are
absent
if mod e 01 then DISP e disp-low sign-extended to
16 bits, disp-high is absent
if mod e 10 then DISP e disp-high; disp-low
if r/m e 000 then EA e (BX) a (SI) a DISP
if r/m e 001 then EA e (BX) a (DI) a DISP
if r/m e 010 then EA e (BP) a (SI) a DISP
if r/m e 011 then EA e (BP) a (DI) a DISP
if r/m e 100 then EA e (SI) a DISP
if r/m e 101 then EA e (DI) a DISP
if r/m e 110 then EA e (BP) a DISP*
if r/m e 111 then EA e (BX) a DISP
DISP follows 2nd byte of instruction (before data if required)
*except if mod e 00 and r/m e 110 then EA e disp-high;
disp-low.
Mnemonics © Intel, 1978
if s w e 01 then 16 bits of immediate data form the operand
if s w e 11 then an immediate data byte is sign extended
to form the 16-bit operand
if v e 0 then ``count'' e 1; if v e 1 then ``count'' in (CL)
x e don't care
z is used for string primitives for comparison with ZF FLAG
SEGMENT OVERRIDE PREFIX
0 0 1 reg 1 1 0
REG is assigned according to the following table:
16-Bit (w e 1) 8-Bit (w e 0) Segment
000 AX 000 AL 00 ES
001 CX 001 CL 01 CS
010 DX 010 DL 10 SS
011 BX 011 BL 11 DS
100 SP 100 AH
101 BP 101 CH
110 SI 110 DH
111 DI 111 BH
Instructions which reference the flag register file as a 16-bit
object use the symbol FLAGS to represent the file:
FLAGS e X:X:X:X:(OF):(DF):(IF):(TF):(SF):(ZF):X:(AF):X:(PF):X:(CF)
DATA SHEET REVISION REVIEW
The following list represents key differences between this and the -004 data sheet. Please review this summary
carefully.
1. The Intel 8086 implementation technology (HMOS) has been changed to (HMOS-III).
2. Delete all ``changes from 1985 Handbook Specification'' sentences.
30
www.DataSheet4U.com
www.DataSheet4U.com